特許
J-GLOBAL ID：200903070772047804

複合積層チップ素子

発明者：
パク イン-キル

パク イン-キル について

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ファン スン-ハ

ファン スン-ハ について

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キム ドク-ヒ

キム ドク-ヒ について


出願人/特許権者：
イノチップス・テクノロジー・カンパニー・リミテッド

イノチップス・テクノロジー・カンパニー・リミテッド について

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パク イン-キル

パク イン-キル について

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ファン スン-ハ

ファン スン-ハ について

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キム ドク-ヒ

キム ドク-ヒ について


代理人 (1件)： 特許業務法人高橋・林アンドパートナーズ
公報種別：公表公報
出願番号（国際出願番号）：特願2006-521778
公開番号（公開出願番号）：特表2007-500442
出願日： 2004年07月15日
公開日（公表日）： 2007年01月11日
要約：
目的に応じて種々の素子を組み合わせることで、所望の電気的な特性を持たせて製作可能な積層チップ素子、特に、高周波特性に優れ、積層チップ素子に存在するキャパシタンス値及び/またはインダクタンス値を所望の値に調節可能な積層チップ素子が開示されている。本発明は、両端部の方向にそれぞれ離れた第1及び第2の導電体パターンが形成された少なくとも1枚の第1のシートと、前記両端部の方向と交差する方向に第3の導電体パターンが形成された少なくとも1枚の第2のシートと、を含み、前記第1及び第2の導電体パターンのそれぞれの一端部は第1及び第2の外部端子にそれぞれ接続され、前記第3の導電体パターンの少なくとも一端部は第3の外部端子に接続され、前記第1のシート及び第2のシートは積層されている積層チップ素子を提供する。また、本発明は、両端部の方向に互いに離れて形成された第1及び第3の領域と、これらの第1及び第3の領域を接続し、所定のインダクタンス値を有するように形成された第2の領域とにより構成された第1の導電体パターンが形成された少なくとも1枚の第1のシートと、前記第1のシートの前記両端部の方向と交差する方向に第2の導電体パターンが形成された少なくとも1枚の第2のシートと、を含み、前記第1の導電体パターンの第1及び第3の領域は第1及び第2の外部端子にそれぞれ接続され、前記第2の導電体パターンの少なくとも一端部は第3の外部端子に接続され、前記第1のシート及び第2のシートは積層されている積層チップ素子を提供する。【選択図】図1
請求項（抜粋）：
両端部の方向にそれぞれ離れた第1及び第2の導電体パターンが形成された少なくとも1枚の第1のシートと、 前記両端部の方向と交差する方向に第3の導電体パターンが形成された少なくとも1枚の第2のシートと、を含み、 前記第1及び第2の導電体パターンのそれぞれの一端部は第1及び第2の外部端子にそれぞれ接続され、前記第3の導電体パターンの少なくとも一端部は第3の外部端子に接続され、前記第1のシート及び第2のシートは積層されていることを特徴とする積層チップ素子。
IPC (4件)：
H01G 4/38 ,  H01G 4/30 ,  H01F 17/00 ,  H01C 7/00
FI (5件)：
H01G4/38 A ,  H01G4/30 301D ,  H01G4/30 301B ,  H01F17/00 D ,  H01C7/00 B
Fターム (10件)：
5E033BC03 ,  5E033BH02 ,  5E070AA05 ,  5E070AB01 ,  5E070CB13 ,  5E070EA01 ,  5E082AA01 ,  5E082AB03 ,  5E082CC03 ,  5E082CC18
引用特許：
審査官引用 (11件)
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