特許
J-GLOBAL ID：200903071046565657

半導体記憶装置及び記憶方法

発明者：
原 英樹

原 英樹 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平11-344873
公開番号（公開出願番号）：特開2001-167587
出願日： 1999年12月03日
公開日（公表日）： 2001年06月22日
要約：
【要約】 (修正有)【課題】データの書き込み/消去を繰り返し行うことによるゲート絶縁膜の劣化を防止すること。【解決手段】P型シリコン基板に形成されたソース/ドレイン拡散層8、9と、その上層に形成されたゲート絶縁膜4とフローティングゲート5とポリ間絶縁膜6とコントロールゲート7とにより単位メモリセルが構成され、ドレイン領域に接続されるビット線と制御ゲートに接続されるゲート線とに正の電圧を印加してデータの書き込みを行う手段と、ゲート線に負の電圧を印加し、半導体基板又は共通ソース線に正の電圧を印加してデータの消去を行う手段と、共通ソース線及び過剰消去状態のメモリセルに接続される選択ワード線に、略5Vの正の電圧を印加し、P型シリコン基板及び過剰消去状態のメモリセルの選択ビット線とを接地し、一方過剰消去状態になっていないメモリセルの非選択ビット線に略5Vの正の電圧を印加して書き戻しを行う手段を備える。
請求項（抜粋）：
半導体基板に形成されたソース/ドレイン領域と、その上層にゲート絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートと、により単位メモリセルが構成され、前記ドレイン領域に接続されるビット線と前記制御ゲートに接続されるワード線とに所定の正電圧を印加し、選択された前記メモリセルの前記浮遊ゲートに電子を注入して、データの書き込みを行う手段と、前記ゲート線に所定の負電圧を印加し、前記半導体基板又は前記ソース領域に接続される共通ソース線に所定の正電圧を印加し、選択された前記メモリセルの前記浮遊ゲートに蓄積している電子を放出して、データの消去を行う手段と、を有する半導体記憶装置において、データの消去後、前記浮遊ゲートに前記ソース領域近傍のチャネル領域から電子を注入するために必要な所定の正電圧を前記共通ソース線に印加し、過剰に消去した前記メモリセルの書き戻しを行う手段を備えたことを特徴とする半導体記憶装置。
IPC (5件)：
G11C 16/02 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
G11C 17/00 612 D ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (32件)：
5B025AA03 ,  5B025AC01 ,  5B025AD08 ,  5B025AE05 ,  5B025AE07 ,  5B025AE08 ,  5F001AA01 ,  5F001AB08 ,  5F001AD61 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF07 ,  5F083EP02 ,  5F083EP23 ,  5F083ER02 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER16 ,  5F083ER19 ,  5F083ER22 ,  5F083ER30 ,  5F083GA17 ,  5F083GA21 ,  5F101BA01 ,  5F101BB05 ,  5F101BD36 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF03
引用特許：
出願人引用 (4件)
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