特許
J-GLOBAL ID：200903071236711277
不揮発性半導体メモリの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-015075
公開番号（公開出願番号）：特開平9-102554
出願日： 1996年01月31日
公開日（公表日）： 1997年04月15日
要約：
【要約】【課題】 カップリング比を高くするため、浮遊ゲートの素子分離絶縁膜上へのオーバーラップ長さを長くしているので、セル面積が大きくなる。また、不純物拡散層による素子分離の場合、素子分離に絶縁膜を用いた場合よりカップリング比を高くすることは困難であった。【解決手段】 半導体基板1上にトンネル絶縁膜2を形成した後、第1のポリシリコンを堆積させ、所望の形状にパターニングし、浮遊ゲートとなる第1のポリシリコンパターン3を形成する。次に、全面に絶縁膜7を堆積させた後、エッチバックにより第1のポリシリコンパターン3上面より所定の深さだけ深く絶縁膜7を除去する。次に、第2のポリシリコンパターンを堆積させ、エッチバックにより、第1のポリシリコンパターン3の側面に、第1のポリシリコンパターン3と電気的に接続された第2のポリシリコンパターン8を形成する。
請求項（抜粋）：
半導体基板上にトンネル酸化膜、浮遊ゲート、第1の絶縁膜及び制御ゲートが順次形成されているメモリセルがマトリクス状に形成された不揮発性半導体メモリの製造方法において、上記半導体基板上に上記トンネル酸化膜を形成した後、第1のポリシリコンを堆積させ、フォトリソグラフィにより、該第1のポリシリコンを所望の形状にパターニングし、第1のポリシリコンパターンを形成する工程と、全面に第2の絶縁膜を堆積させ、上記第1のポリシリコンパターン上面より所定の深さだけ深い上記第2の絶縁膜を形成する工程と、第2のポリシリコンを堆積させ、エッチバックにより、上記第1のポリシリコンパターン側面に、該第1のポリシリコンパターンと電気的に接続された第2のポリシリコンパターンを形成する工程とを有し、上記第1のポリシリコンパターンと上記第2のポリシリコンパターンとから成る浮遊ゲートが形成されることを特徴とする、不揮発性半導体メモリの製造方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
出願人引用 (6件)
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審査官引用 (6件)
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