特許
J-GLOBAL ID：200903071303820841
半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラム
発明者：
,
出願人/特許権者：
代理人 (7件)：
三好 秀和
, 岩▲崎▼ 幸邦
, 川又 澄雄
, 中村 友之
, 伊藤 正和
, 高橋 俊一
, 高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-032243
公開番号（公開出願番号）：特開2006-220771
出願日： 2005年02月08日
公開日（公表日）： 2006年08月24日
要約：
【課題】 半導体集積回路の特性を劣化させることなく、OPC処理に要する時間を低減する半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラムを提供する。【解決手段】 複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンの一つを、半導体集積回路のレイアウト情報に基づきそれぞれのセルに対して選択し、セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出するステップS13と、算出遅延時間と許容遅延時間の大小関係に基づき、信号伝搬経路に用いるべきセルパターンの組み合わせを選択するステップS14と、選択されたセルパターンの組み合わせを用いて半導体集積回路の信号伝搬経路のレイアウトデータを作成するステップS15とを含む。【選択図】 図1
請求項（抜粋）：
算出部が、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンの一つを、第1レイアウトデータ記憶領域に格納された半導体集積回路のレイアウト情報に基づきそれぞれのセルに対して選択し、前記セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、該算出遅延時間を遅延時間記憶領域に格納するステップと、
選択部が、前記遅延時間記憶領域に格納された前記算出遅延時間、及び特性情報記憶領域に格納された前記信号伝搬経路の許容遅延時間を読み出し、前記算出遅延時間と前記許容遅延時間の大小関係に基づき、前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択するステップと、
レイアウト部が、前記選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路の詳細レイアウトデータを作成するステップ
とを含むことを特徴とする半導体集積回路のレイアウト方法。
IPC (3件)：
G03F 1/08
, G06F 17/50
, H01L 21/027
G03F1/08 A
, G06F17/50 658M
, H01L21/30 502P
2H095BB02
, 2H095BB36
, 2H095BC09
, 5B046AA08
, 5B046BA06
