特許
J-GLOBAL ID：200903071455282535

半導体装置及びその製造方法

発明者：
鈴木 愛美

鈴木 愛美 について

, 
浅井 昭喜

浅井 昭喜 について

, 
阿部 竜一郎

阿部 竜一郎 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-260603
公開番号（公開出願番号）：特開2001-085533
出願日： 1999年09月14日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 レトログレードウェルを用いることによって劣化するMOSFETのショートチャネル効果を抑制する。【解決手段】 低耐圧なnMOSに、素子分離絶縁膜よりも深くまで形成されたレトログレードウェル3が備えられている場合に、チャネル領域12よりも深く、かつレトログレードウェル3よりも浅くに、レトログレードウェル3と同じ導電型で構成されたパンチスルーストップ層10を備える。このように、レトログレードウェル3とチャネル領域12との間にパンチスルーストップ層10を備えることにより、レトログレードウェル3を用いることによる低耐圧素子におけるショートチャネル効果を抑制することができる。
請求項（抜粋）：
半導体基板(1)の高耐圧領域(21)に高耐圧素子(22b、23b)が形成されていると共に低耐圧領域(20)に低耐圧素子(22a、23a)が形成され、これら高耐圧素子と低耐圧素子とが素子分離絶縁膜によって素子分離されており、前記高耐圧素子は、前記半導体基板の表面に形成された第1ゲート絶縁膜(5c)と、前記第1ゲート絶縁膜上に形成された第1ゲート電極(6)と、前記半導体基板の表層部のうち、前記第1ゲート電極下に位置する第1チャネル領域(11)の両側に配置された第1ソース領域(15a、16a)及び第1ドレイン領域(15b、16b)とを備えて構成され、前記低耐圧素子は、前記半導体基板の表面に形成された第2ゲート絶縁膜(5a)と、前記第2ゲート絶縁膜上に形成された第2ゲート電極(6)と、前記半導体基板の表層部のうち、前記第2ゲート電極下に位置する第2チャネル領域(11、12)の両側に配置された第2ソース領域(15a、16a)及び第2ドレイン領域(15b、16b)とを備えて構成されている半導体装置において、前記高耐圧素子には、前記第1ソース領域及び前記第1ドレイン領域と異なる導電型で構成され、前記素子分離絶縁膜よりも深くまで形成された第1レトログレードウェル(3、4)が備えられ、前記低耐圧素子には、前記第2ソース領域及び前記第2ドレイン領域と異なる導電型で構成され、前記素子分離絶縁膜よりも深くまで形成された第2レトログレードウェル(3、4)が備えられていると共に、前記第2チャネル領域よりも深く、前記第2レトログレードウェルよりも浅く、前記第2レトログレードウェルと同じ導電型で構成されたパンチスルーストップ層(10)が備えられていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/8238 ,  H01L 27/092
Fターム (14件)：
5F048AA01 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BB16 ,  5F048BC05 ,  5F048BC06 ,  5F048BD04 ,  5F048BD05 ,  5F048BE00 ,  5F048BE01 ,  5F048BE02 ,  5F048BE05 ,  5F048BG14
引用特許：
出願人引用 (6件)
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審査官引用 (7件)
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