半導体記憶装置の製造方法及び半導体設計装置

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-379071
公開番号（公開出願番号）：特開2006-186150
出願日： 2004年12月28日
公開日（公表日）： 2006年07月13日
要約：

【課題】設計の容易化、または設計期間の短縮を実現可能な半導体記憶装置の製造方法及び半導体設計装置を提供する。【解決手段】例えば、設計したメモリアレーを検証する際に、様々な分布を備えた各種パラメータVN(ΔVBDL),VN(ΔVTN),VN(IJ)の関数によって定式化されるメモリセルの読み出し信号量VS_EFFを用い、この読み出し信号量VS_EFFの値を各種パラメータ毎の分布からランダムに抽出した値を用いて算出し、この算出結果からメモリセルの良否判定を行い、これらの読み出し信号量VS_EFFの値の算出およびメモリセルの良否判定をメモリアレーが備える多数のメモリセルに対して行う。そして、これによって得られた不良ビットの総数などを、メモリアレーの評価基準に用いる。【選択図】図9

請求項（抜粋）：

メモリセルを含むメモリアレーの設計を行う工程と、前記設計したメモリアレーの検証を行う工程と、前記検証したメモリアレーを半導体ウエハ上に形成する工程とを含み、前記メモリアレーの検証を行う工程は、前記メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、前記複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第1ステップと、前記メモリセルの特性を定める数式を設け、前記数式に対して前記決定したそれぞれのパラメータの値を適用することで、前記メモリセルの特性を算出する第2ステップと、前記算出したメモリセルの特性に基づいて前記メモリセルの良否判定を行う第3ステップと、前記第1ステップ〜第3ステップを前記メモリアレーが含む複数のメモリセルのそれぞれに対して行う第4ステップとを有することを特徴とする半導体記憶装置の製造方法。

IPC (8件)：

H01L 21/82 , G06F 17/50 , H01L 21/00 , H01L 27/105 , H01L 27/11 , H01L 21/824 , H01L 27/115 , H01L 27/108

FI (7件)：

H01L21/82 D , G06F17/50 662G , H01L21/00 , H01L27/10 448 , H01L27/10 381 , H01L27/10 434 , H01L27/10 681Z

Fターム (23件)：

5B046AA08 , 5B046BA03 , 5B046JA04 , 5F064BB13 , 5F064BB23 , 5F064CC12 , 5F064DD09 , 5F064HH06 , 5F064HH09 , 5F064HH15 , 5F083AD00 , 5F083AD69 , 5F083BS00 , 5F083BS27 , 5F083BS37 , 5F083EP00 , 5F083EP76 , 5F083EP77 , 5F083ER22 , 5F083FZ10 , 5F083GA27 , 5F083ZA19 , 5F083ZA20

引用特許：

出願人引用 (4件)

半導体のシミュレーション方法及び装置
公報種別：公開公報出願番号：特願平7-331642 出願人：ソニー株式会社
半導体のシミュレーション方法及び装置
公報種別：公開公報出願番号：特願平7-331641 出願人：ソニー株式会社
半導体集積回路の設計方法及び半導体集積回路の製造方法
公報種別：公開公報出願番号：特願2002-126275 出願人：株式会社日立製作所

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