特許

J-GLOBAL ID：200903072142899961

半導体装置

発明者： 織田 裕二
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-127304
公開番号（公開出願番号）：特開2000-323584
出願日： 1999年05月07日
公開日（公表日）： 2000年11月24日
要約：

【要約】【課題】 PチャネルMOSトランジスタ及びNチャネルMOSトランジスタの両方のドレイン耐圧より高い電圧で動作可能な半導体装置を提供する。【解決手段】 本発明に係る半導体装置は、P型シリコン基板11と、シリコン基板11に形成された3つ以上のN型拡散層13〜16と、そのうちの1つのN型拡散層13内に形成された少なくとも1つのP型拡散層19,20と、その内に形成されたN型トランジスタ5,6と、シリコン基板11に形成されたN型トランジスタ4と、前記3つ以上のN型拡散層のうちの前記1つのN型拡散層以外の各々のN型拡散層14〜16内に形成されたP型トランジスタであって、複数段にカスケード接続されたP型トランジスタ1〜3と、を具備する。この半導体装置は、N型トランジスタ4〜6がカスケード接続されており、N型トランジスタ4〜6とP型トランジスタ1〜3と、からCMOSが形成されるものである。

請求項（抜粋）：

第1導電型半導体基板と、前記第1導電型半導体基板に形成された3つ以上の第2導電型拡散層と、前記3つ以上の第2導電型拡散層のうちの1つの第2導電型拡散層内に形成された少なくとも1つの第1導電型拡散層と、前記少なくとも1つの第1導電型拡散層の内に形成された第1の第2導電型トランジスタと、前記第1導電型半導体基板に形成された第2の第2導電型トランジスタと、前記3つ以上の第2導電型拡散層のうちの前記1つの第2導電型拡散層以外の各々の第2導電型拡散層内に形成された第1導電型トランジスタであって、複数段にカスケード接続された第1導電型トランジスタと、を具備し、前記第1及び第2の第2導電型トランジスタがカスケード接続されており、前記第1及び第2の第2導電型トランジスタと、前記複数段にカスケード接続された第1導電型トランジスタと、からCMOSが形成されることを特徴とする半導体装置。

IPC (2件)：

H01L 21/8238 ,  H01L 27/092

FI (2件)：

H01L 27/08 321 L ,  H01L 27/08 321 B

Fターム (12件)：

5F048AA05 ,  5F048AA09 ,  5F048AB10 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BE02 ,  5F048BE03 ,  5F048BE05 ,  5F048BE09 ,  5F048BG12 ,  5F048CC13

引用特許：

審査官引用 (4件)

• CMIS型集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-326988   出願人：沖電気工業株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平4-294987   出願人：三菱電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平4-311665   出願人：株式会社日立製作所
• 特開平3-101162