特許
J-GLOBAL ID：200903072215450364
ストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
志賀 正武
, 渡邊 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2004-007358
公開番号（公開出願番号）：特開2004-221595
出願日： 2004年01月14日
公開日（公表日）： 2004年08月05日
要約：
【課題】ストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を提供する。【解決手段】本発明の製造方法は、第3絶縁層を形成して選択的にエッチングし、ゲートラインの縦走方向に長く延ばして少なくとも第1コンタクトパッドを露出するバンド状であるが、ビットラインが縦走方向に突出部位と突出部位に対向する位置に内側に入った部位とを有するジグザグ形態に折れたオープニングを形成する段階と、オープニングを充填して第1コンタクトパッドに接続される導電層を形成してパターニングし、オープニングの突出部位を充填する部分によってビットラインが縦走方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、各コンタクト体上にストレージ電極を各々形成する段階とを備えたことを特徴とする。【選択図】図9A
請求項（抜粋）：
半導体基板上にゲートラインを形成する段階と、
前記ゲートラインを覆う第1絶縁層を形成する段階と、
前記第1絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第1コンタクトパッド及び第2コンタクトパッドを形成する段階と、
前記第1コンタクトパッド及び前記第2コンタクトパッドを覆う第2絶縁層を形成する段階と、
前記第2絶縁層上に前記ゲートライン上を横切り、前記第2絶縁層を貫通して前記第2コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第3絶縁層を形成する段階と、
前記第3絶縁層を選択的にエッチングして前記ゲートラインが縦走する方向に長く延ばして少なくとも前記第1コンタクトパッドを露出するバンド状であるが、前記ビットラインが縦走する方向に突出部位を有するバンド状のオープニングを形成する段階と、
前記第3絶縁層上に前記オープニングを充填して前記第1コンタクトパッドに電気的に連結される導電層を形成する段階と、
前記導電層をパターニングして前記オープニングの突出部位を充填する部分によって前記ビットラインが縦走する方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、
前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含むことを特徴とする半導体素子の製造方法。
IPC (2件)：
FI (1件)：
Fターム (20件)：
5F083AD10
, 5F083AD24
, 5F083AD48
, 5F083AD49
, 5F083GA09
, 5F083JA19
, 5F083JA32
, 5F083JA35
, 5F083JA39
, 5F083JA40
, 5F083KA01
, 5F083KA05
, 5F083LA21
, 5F083MA02
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083PR03
, 5F083PR29
, 5F083PR40
出願人引用 (1件)
-
米国特許第5,378,906号明細書(Hee G.Leeらによる“Dynamic random access memory having improved layout”,1995年1月3日登録)
審査官引用 (5件)
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