特許
J-GLOBAL ID:200903072314989380
大画面および高精細のディスプレイに対応したアレイ基板およびその製造方法
発明者:
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出願人/特許権者:
代理人 (2件):
楠本 高義
, 増田 建
公報種別:公開公報
出願番号(国際出願番号):特願2004-036254
公開番号(公開出願番号):特開2005-227538
出願日: 2004年02月13日
公開日(公表日): 2005年08月25日
要約:
【課題】 本発明の目的は、配線遅延の低減させながらTFTのゲート絶縁膜容量を維持し、かつ、点欠数を減少させるアレイ基板およびその製造方法を提供することにある。【解決手段】 アレイ基板10は、絶縁基板12と、絶縁基板12上に並列に形成された複数のゲート線14と、絶縁基板12上において、ゲート線14を覆うように形成されたゲート絶縁膜18と、ゲート線14と立体交叉するようにして形成されたソース線38と、ソース線38の下方に形成された追加絶縁膜24と、を含む。【選択図】 図1
請求項(抜粋):
絶縁基板と、
前記絶縁基板上に並列に形成された複数のゲート線と、
前記絶縁基板上において、前記ゲート線を覆って形成され、2層構造であるゲート絶縁膜と、
前記ゲート絶縁膜上において、前記ゲート線と立体交叉するようにして形成されたソース線と、
前記ソース線の下方で、かつ、前記ゲート絶縁膜の2層の間の一部または全てに形成された追加絶縁膜と、
を含むアレイ基板。
IPC (5件):
G09F9/30
, G02F1/1343
, G02F1/1368
, H01L21/768
, H01L29/786
FI (8件):
G09F9/30 338
, G02F1/1343
, G02F1/1368
, H01L29/78 617U
, H01L29/78 619A
, H01L29/78 612C
, H01L21/90 W
, H01L21/90 V
Fターム (84件):
2H092GA25
, 2H092GA26
, 2H092HA06
, 2H092JA24
, 2H092JA37
, 2H092JA41
, 2H092JB38
, 2H092JB56
, 2H092JB61
, 2H092KB25
, 2H092NA11
, 2H092NA23
, 5C094AA03
, 5C094AA05
, 5C094AA14
, 5C094AA21
, 5C094AA48
, 5C094BA02
, 5C094BA43
, 5C094CA19
, 5C094DA13
, 5C094DA15
, 5C094FB15
, 5C094FB19
, 5C094JA01
, 5F033GG04
, 5F033HH08
, 5F033HH09
, 5F033HH11
, 5F033HH12
, 5F033HH14
, 5F033HH17
, 5F033HH18
, 5F033HH19
, 5F033HH20
, 5F033HH21
, 5F033NN21
, 5F033QQ09
, 5F033RR04
, 5F033RR06
, 5F033TT02
, 5F033VV15
, 5F033XX24
, 5F110AA02
, 5F110AA26
, 5F110AA28
, 5F110BB01
, 5F110CC07
, 5F110DD02
, 5F110DD25
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE23
, 5F110EE37
, 5F110EE44
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF09
, 5F110FF29
, 5F110GG02
, 5F110GG15
, 5F110GG19
, 5F110GG44
, 5F110HK09
, 5F110HK16
, 5F110HK25
, 5F110HK34
, 5F110HL07
, 5F110HL14
, 5F110HM19
, 5F110NN03
, 5F110NN16
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN27
, 5F110NN35
, 5F110NN72
, 5F110NN73
, 5F110QQ03
, 5F110QQ09
引用特許:
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