特許
J-GLOBAL ID：200903072441524036
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-322034
公開番号（公開出願番号）：特開2000-150680
出願日： 1998年11月12日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】 大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。【解決手段】 チャネル領域の両側にソース/ドレイン領域が形成されている。チャネル領域上に、キャリアがトンネルできる厚さのトンネル絶縁膜が形成されている。トンネル絶縁膜の上にフローティングゲート電極が形成されている。基板法線方向から見たとき、フローティングゲート電極はソース/ドレイン領域に重ならない。フローティングゲート電極を覆うようにゲート絶縁膜が形成されている。ゲート絶縁膜の上にコントロールゲート電極が形成されている。コントロール電極は、基板法線方向から見たとき、ソース/ドレイン領域に接するかまたは部分的に重なる。チャネル領域とコントロールゲート電極との間に電圧を印加しない状態のときに、フローティングゲート電極のフェルミ準位がチャネル領域の禁制帯の中に位置する。
請求項（抜粋）：
半導体基板と、前記半導体基板の表面層のチャネル領域の両側に形成された第1導電型のソース領域及びドレイン領域と、前記半導体基板の前記チャネル領域上に形成され、キャリアがトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
5F001AA04
, 5F001AA08
, 5F001AA22
, 5F001AB02
, 5F001AC01
, 5F001AD22
, 5F001AF10
, 5F083EP03
, 5F083EP25
, 5F083EP26
, 5F083ER03
, 5F083ER21
, 5F083GA05
, 5F083GA09
, 5F083JA31
, 5F083JA39
, 5F083JA40
