特許
J-GLOBAL ID：200903072459980373

半導体装置及びその製造方法

発明者：
大野 圭一

大野 圭一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平11-137628
公開番号（公開出願番号）：特開2000-332216
出願日： 1999年05月18日
公開日（公表日）： 2000年11月30日
要約：
【要約】【課題】 半導体メモリと論理回路が同一半導体基板に混載された半導体装置において、半導体メモリの大容量化と論理回路の高集積化とを共に実現することができる半導体装置及びその製造方法を提供する。【解決手段】 基板10内の拡散層13A或いは下層配線14に埋め込み金属層から成る第1の金属層28が接続され、さらに第1の金属配線層29、埋め込み金属層から成る第2の金属層31、第2の金属配線層32が順次接続され、第1の金属配線層29の上下を挟む絶縁層27A,27Bを貫通する溝内及び絶縁層27B上に容量素子Cが形成されて成る半導体装置1を構成する。また、半導体装置1の製造にあたって、第1の層間絶縁層27A上の金属配線層29を覆って第2の層間絶縁層27Bを形成し、第1及び第2の層間絶縁層27A,27Bのメモリセル部2の少なくとも一部を除去した後、第1及び第2の層間絶縁層27A,27Bの除去された部分に容量素子Cを形成する。
請求項（抜粋）：
メモリセル部及び周辺回路部から成る半導体メモリと、論理回路とを同一半導体基板上に混載して成る半導体装置であって、上記メモリセル部において、ビット線の上方に容量素子が形成され、上記周辺回路部及び上記論理回路において、半導体基板内に形成された拡散層に接続して、或いは該半導体基板上の下層配線に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第1の金属層が形成され、上記第1の金属層に接続して、上記半導体基板の主面に略平行に第1の金属配線層が形成され、上記第1の金属配線層に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第2の金属層が形成され、上記容量素子より上層の絶縁層上に上記第2の金属層に接続して、第2の金属配線層が形成され、上記メモリセル部において、上記第1の金属配線層の上下を挟む絶縁層を貫通する溝が形成され、上記溝内及び上記絶縁層上に上記容量素子が形成されて成ることを特徴とする半導体装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 621 C ,  H01L 27/10 681 F
Fターム (28件)：
5F083AD24 ,  5F083AD48 ,  5F083GA09 ,  5F083GA27 ,  5F083GA29 ,  5F083GA30 ,  5F083JA06 ,  5F083JA32 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083KA20 ,  5F083LA02 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083NA01 ,  5F083PR06 ,  5F083PR21 ,  5F083PR22 ,  5F083PR33 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA12
引用特許：
審査官引用 (4件)
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