特許
J-GLOBAL ID:200903073361366614
半導体装置及び半導体集積回路装置
発明者:
出願人/特許権者:
代理人 (2件):
前田 実
, 山形 洋一
公報種別:公開公報
出願番号(国際出願番号):特願2003-311430
公開番号(公開出願番号):特開2005-079514
出願日: 2003年09月03日
公開日(公表日): 2005年03月24日
要約:
【課題】 ESD耐性を高めるため、ゲート電極及び不純物拡散層の前記ゲート電極近傍の一部領域にシリサイド層を形成させないサリサイドブロック型MOSトランジスタが提案されているが、ゲート抵抗が大きくなってしまう問題があった。また、このゲート抵抗を低くする技術も提案されているが、構造が複雑となり、レイアウト設計が複雑化してしまう問題があった。【解決手段】 ゲート電極9,17の周辺にサリサイドブロック領域を設け、ゲート電極9,17から、複数箇所において、活性領域10,11外まで延在するポリシリコンの結合部23を形成し、この不活性領域に設けたコンタクト41によって、上層に配設されたゲート電極メタル配線34と電気的に接続する。【選択図】 図1
請求項(抜粋):
第1のゲート電極と、第1の不純物拡散層とを備える第1のMOSトランジスタ群と、
前記第1のゲート電極と並列に配置された第2のゲート電極と、第2の不純物拡散層とを備える第2のMOSトランジスタ群と、
前記第1のMOSトランジスタ群と前記第2のMOSトランジスタ群との間に配置され、入力信号が印加される入力信号配線と、
前記第1の不純物拡散層上、及び前記第2の不純物拡散層上に延在し、前記第1及び第2のゲート電極と前記入力信号配線とを電気的に接続する導電部と
を有することを特徴とする半導体装置。
IPC (8件):
H01L21/8234
, H01L21/28
, H01L21/3205
, H01L27/088
, H01L29/423
, H01L29/49
, H01L29/78
, H01L29/786
FI (8件):
H01L27/08 102C
, H01L21/28 301D
, H01L27/08 102D
, H01L29/78 623A
, H01L29/78 616T
, H01L21/88 Q
, H01L29/58 G
, H01L29/78 301G
Fターム (78件):
4M104AA01
, 4M104AA09
, 4M104BB25
, 4M104CC01
, 4M104DD02
, 4M104DD84
, 4M104GG09
, 4M104GG14
, 4M104HH20
, 5F033HH04
, 5F033HH27
, 5F033KK04
, 5F033KK27
, 5F033MM07
, 5F033MM21
, 5F033QQ37
, 5F033QQ70
, 5F033RR04
, 5F033UU01
, 5F033VV06
, 5F033XX00
, 5F033XX10
, 5F048AA02
, 5F048AA05
, 5F048AB07
, 5F048AC01
, 5F048BA01
, 5F048BA16
, 5F048BB01
, 5F048BB06
, 5F048BB08
, 5F048BB12
, 5F048BC02
, 5F048BC16
, 5F048BF06
, 5F048BF15
, 5F048BF16
, 5F048BF19
, 5F048BG12
, 5F048BG13
, 5F048DA04
, 5F110AA03
, 5F110AA09
, 5F110AA22
, 5F110CC02
, 5F110DD05
, 5F110EE09
, 5F110EE24
, 5F110EE29
, 5F110EE31
, 5F110EE38
, 5F110GG02
, 5F110HK05
, 5F110HL02
, 5F110HM04
, 5F110NN02
, 5F110NN62
, 5F110QQ11
, 5F140AA01
, 5F140AA32
, 5F140AA38
, 5F140AB01
, 5F140AB03
, 5F140AC36
, 5F140BA01
, 5F140BF58
, 5F140BF60
, 5F140BJ01
, 5F140BJ08
, 5F140BJ25
, 5F140BJ27
, 5F140BJ28
, 5F140BK24
, 5F140BK34
, 5F140CB01
, 5F140CB08
, 5F140CF01
, 5F140CF05
引用特許:
出願人引用 (6件)
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審査官引用 (7件)
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