特許
J-GLOBAL ID：200903073485673825

相補型トランジスタ回路、電気光学装置、電子デバイス、及び相補型トランジスタの製造方法

発明者：
湯田坂 一夫

湯田坂 一夫 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2004-329087
公開番号（公開出願番号）：特開2006-140335
出願日： 2004年11月12日
公開日（公表日）： 2006年06月01日
要約：
【課題】 従来に比して製造コストを大幅に削減することが可能な相補型トランジスタの製造技術を提供する。 【解決手段】 半導体膜14、ゲート絶縁膜16、ゲート電極18が形成されたPMOS領域、NMOS領域にP型の不純物溶液PL、N型の不純物塗布液NLを局所的に塗布する(図2(h)参照)。その後、第1の熱処理、第2の熱処理を施すことにより、PSG膜100と接触する半導体膜にP型不純物を拡散させてPMOSトランジスタのソース領域14PS、チャネル領域14PC、ドレイン領域14PDを形成する一方、BSG膜200と接触する半導体膜にN型不純物を拡散させてNMOSトランジスタのソース領域14NS、チャネル領域14NC、ドレイン領域14NDを形成する(図2(j)参照)。【選択図】 図2
請求項（抜粋）：
第1導電型のトランジスタと第2導電型のトランジスタを備えた相補型トランジスタ回路の製造方法であって、 第1導電型のトランジスタ領域及び第2導電型のトランジスタ領域の各々に半導体膜、ゲート絶縁膜、ゲート電極を順次形成する工程と、 各ゲート電極をマスクとして各ゲート絶縁膜をエッチングすることにより、各半導体膜の一部を露出させる工程と、 前記第1導電型のトランジスタ領域に形成された半導体膜の露出部分に第1導電型の不純物を含む液体材料を塗布する一方、前記第2導電型のトランジスタ領域に形成された半導体膜の露出部分に第2導電型の不純物を含む液体材料を塗布する工程と、 塗布した各液体材料に第1の熱処理を施すことにより、第1導電型の不純物を含む固体膜及び第2導電型の不純物を含む固体膜を形成する工程と、 各固体膜が形成された状態で第2の熱処理を施すことにより、第1導電型の不純物を含む固体膜と接触する半導体膜に第1導電型の不純物を拡散させて第1導電型のトランジスタのソース・ドレイン領域を形成する一方、第2導電型の不純物を含む固体膜と接触する半導体膜に第2導電型の不純物を拡散させて第2導電型のトランジスタのソース・ドレイン領域を形成する工程と を含むことを特徴とする相補型トランジスタ回路の製造方法。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (3件)：
H01L29/78 613A ,  H01L29/78 616J ,  H01L29/78 619A
Fターム (22件)：
5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110CC07 ,  5F110DD02 ,  5F110DD13 ,  5F110EE42 ,  5F110EE48 ,  5F110FF02 ,  5F110FF27 ,  5F110FF36 ,  5F110GG42 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ16 ,  5F110HJ21 ,  5F110NN02 ,  5F110NN25 ,  5F110NN26 ,  5F110NN33 ,  5F110NN36 ,  5F110QQ08
引用特許：
出願人引用 (4件)
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