特許

J-GLOBAL ID：200903073527690814

半導体記憶装置

発明者： 竹内 健 ,  田中 智晴
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-239827
公開番号（公開出願番号）：特開2000-076872
出願日： 1998年08月26日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】メモリセルの多値化に伴い書き込みに要する時間が長くなる。【解決手段】メモリセルが“1”状態を保持する場合に、メモリセルの外部から入力された書き込みデータに基づいて第1の書き込みを行い、メモリセルを“1”状態又は“5”状態にし、メモリセルが“1”状態又は“5”状態を保持する場合に、メモリセルの外部から入力された書き込みデータと、メモリセルが保持するデータに基づいて第2の書き込みを行い、メモリセルを“1”状態又は“3”状態又は“5”状態又は“7”状態にし、メモリセルが“1”状態又は“3”状態又は“5”状態又は“7”状態を保持する場合に、メモリセルの外部から入力された書き込みデータと、メモリセルが保持するデータに基づいて第3の書き込みを行い、メモリセルを“1”状態又は“2”状態又は“3”状態又は“4”状態又は“5”状態又は“6”状態又は“7”状態又は“8”状態にする。

請求項（抜粋）：

“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn 以下の自然数であり、n は4以上の自然数)は第(i-1)の閾値レベルよりも高い第iの閾値レベルを有するn 値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータに基づいて第1の書き込みを行い、前記メモリセルを“1”状態又は“5”状態にし、前記メモリセルが“1”状態又は“5”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、前記メモリセルを“1”状態又は“3”状態又は“5”状態又は“7”状態にし、前記メモリセルが“1”状態又は“3”状態又は“5”状態又は“7”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、前記メモリセルを“1”状態又は“2”状態又は“3”状態又は“4”状態又は“5”状態又は“6”状態又は“7”状態又は“8”状態にすることを特徴とする半導体記憶装置。

IPC (6件)：

G11C 16/02 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

G11C 17/00 641 ,  G11C 17/00 634 G ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (25件)：

5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD04 ,  5B025AE05 ,  5F001AA25 ,  5F001AB08 ,  5F001AD41 ,  5F001AD53 ,  5F001AD61 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF20 ,  5F083EP02 ,  5F083EP23 ,  5F083EP32 ,  5F083GA22 ,  5F083GA30 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083MA01 ,  5F083MA20 ,  5F083ZA21

引用特許：

審査官引用 (3件)

• 半導体記憶装置及び記憶システム
  公報種別：公開公報   出願番号：特願平8-302335   出願人：株式会社東芝
• 多重ビットメモリセルからデータを検出する装置及び方法
  公報種別：公開公報   出願番号：特願平9-113626   出願人：エルジイ・セミコン・カンパニイ・リミテッド
• 多レベル不揮発性メモリセル読み出し方法および回路
  公報種別：公開公報   出願番号：特願平8-013104   出願人：エスジーエス-トムソンマイクロエレクトロニクスエッセエッレエーレ