特許
J-GLOBAL ID：200903073679783893
半導体素子のキャパシタ製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-054362
公開番号（公開出願番号）：特開平11-289055
出願日： 1999年03月02日
公開日（公表日）： 1999年10月19日
要約：
【要約】【課題】キャパシタの下部電極を形成するときに生成される残留物によりキャパシタの電気的特性を劣化させることなく、かつ、キャパシタの全体有効面積を増加し得る半導体素子のキャパシタ製造方法を提供しようとする。【解決手段】コンタクトプラグ32の形成された半導体基板31の上面に第1導電層33及び第2導電層パターン34aを順次形成し、該第2導電層パターン34aをマスクとして前記第1導電層33をパターニングして第1導電層パターン33aを形成するが、前記第1導電層33をパターニングするとき、前記第1及び第2導電層パターン33a,34aの両側面に導電性側壁36を形成する。
請求項（抜粋）：
コンタクトプラグの形成された半導体基板の上面に第1導電層を形成する工程と、該第1導電層の上面に第2導電層を形成し、該第2導電層をパターニングして第2導電層パターンを形成する工程と、該第2導電層パターンをマスクとして前記第1導電層をパターニングして、第1導電層パターンを形成する工程と、を順次行い、前記第1導電層をパターニングするとき、前記第1導電層及び第2導電層パターンの両側面に、前記第1導電層及び第2導電層の混合物から成る導電性側壁を形成し、キャパシタの下部電極を形成することを特徴とする半導体素子のキャパシタ製造方法。
IPC (4件)：
H01L 27/04
, H01L 21/822
, H01L 27/108
, H01L 21/8242
H01L 27/04 C
, H01L 27/10 621 C
, H01L 27/10 621 B
, H01L 27/10 651
