特許
J-GLOBAL ID：200903073730509963
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-169881
公開番号（公開出願番号）：特開2001-352061
出願日： 2000年06月07日
公開日（公表日）： 2001年12月21日
要約：
【要約】【課題】 逆バイアスの下での特性を高める。【解決手段】 Pベース層6が、互いに平行な複数の帯状部として配置される。Pベース層6の底部には、高不純物濃度の下方突起部であるP+ベース層が形成されない。Pベース層6はN層17よりも浅く形成され、さらに、Pベース層6をなす複数の帯状部は、その端部で互いに連結されている。また、Nソース層5が、梯子状であってその横桟部を通じてのみ、ソース電極16へ接続されている。
請求項（抜粋）：
半導体装置であって、上主面および下主面を有する半導体基板を備え、当該半導体基板は、第1導電型の第1半導体層と、前記上主面に露出するように前記第1半導体層の上に形成され、当該第1半導体層よりも不純物濃度の高い第1導電型の第2半導体層と、当該第2半導体層よりも浅く前記上主面に選択的に形成され、互いに平行な複数の帯状部として分割配置され、底部において不純物濃度が周囲よりも高い下方突起部を有しない第2導電型の第3半導体層と、前記上主面に選択的に形成され、互いに平行な複数の梯子状部として分割配置され、当該複数の梯子状部の各々は、前記複数の帯状部の少なくとも一部のいずれかの一つに個別に対応して、その内側に、それよりも浅く、かつそれに沿って延在するように、形成された第1導電型の第4半導体層と、前記上主面に選択的に形成され、前記複数の帯状部を互いに連結する第2導電型の第5半導体層と、を備え、前記半導体装置は、前記上主面の中で前記複数の梯子状部の隣り合う各組に挟まれた領域の上に形成された絶縁膜と、当該絶縁膜の上に形成され前記領域に対向するゲート電極と、前記複数の帯状部の各々と前記複数の梯子状部の各々とに接続され、かつ当該複数の梯子状部の各々には少なくともその横桟部を通じて接続された第1主電極と、前記下主面に接続された第2主電極と、をさらに備える半導体装置。
IPC (2件)：
H01L 29/78 652
, H01L 29/78
H01L 29/78 652 B
, H01L 29/78 652 F
, H01L 29/78 652 J
