デジタル・アナログ変換回路及びそれを用いた再生装置

発明者：
出願人/特許権者：
代理人 (1件)：鳥居洋
公報種別：公開公報
出願番号（国際出願番号）：特願2000-268505
公開番号（公開出願番号）：特開2002-076903
出願日： 2000年09月05日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】ミュート回路の付加や積分器のリセットを行うこと無しに、簡単な回路を付加することで上記特定ノイズの発生を阻止することが可能な、デジタル・アナログ変換回路を提供する。【解決手段】オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループ内の量子化誤差を保持する積分器の出力を入力する時系列レジスタ33と、時系列レジスタ33から積分器の出力パターンを比較して入力信号信号傾斜を判定する回路34と、誤差値を判定する回路35と、を備え積分器の残誤差が正の状態なら積分器の残誤差を減少させていき、負の状態なら積分器の残誤差を増加させていく。

請求項（抜粋）：

オーバサンプリングされたマルチビット入力信号をΔΣ変調することでビット数の低減したデジタル信号に変換するΔΣ変調型ノイズシェーピング量子化ループと、前記ビット数の低減したデジタル信号をアナログ信号に変換する手段とを有するデジタル・アナログ変換回路であって、前記ΔΣ変調型ノイズシェーピング量子化ループ内に含まれる量子化誤差を保持する縦続接続された積分器それぞれが、積分器入力信号とフィードバック処理手段の出力とを加算する加算器と、前記加算器出力を保持する積分値レジスタと、前記積分値レジスタ出力を時系列的に蓄積する時系列値レジスタと、前記時系列値レジスタの出力パターン及び前記積分値レジスタの出力を比較する比較手段と、前記比較手段の出力に応じて積分値レジスタに保持される値を増減させるためのフィードバック処理手段とを有することを特徴とするデジタル・アナログ変換回路。

IPC (3件)：

H03M 3/02 , G10L 19/00 , H03M 1/08

FI (3件)：

H03M 3/02 , H03M 1/08 B , G10L 9/18 B

Fターム (15件)：

5D045DA03 , 5J022AB00 , 5J022BA02 , 5J022CF01 , 5J022CF03 , 5J064AA01 , 5J064BA03 , 5J064BB02 , 5J064BC04 , 5J064BC07 , 5J064BC08 , 5J064BC11 , 5J064BC18 , 5J064BD02 , 5J064BD03

引用特許：

審査官引用 (5件)

D/Aコンバータ
公報種別：公開公報出願番号：特願平11-031549 出願人：ソニー株式会社
信号処理装置
公報種別：公開公報出願番号：特願平8-221306 出願人：ソニー株式会社
特開平4-189032

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