特許
J-GLOBAL ID:200903074309015737
半導体装置
発明者:
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出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願平10-374878
公開番号(公開出願番号):特開2000-194014
出願日: 1998年12月28日
公開日(公表日): 2000年07月14日
要約:
【要約】【課題】 信頼性の高いTFT構造を用いた半導体装置を提供する。【解決手段】 基板100上に形成されたCMOS回路において、Nチャネル型TFTにサブゲート配線(第1配線)102aとメインゲート配線(第2ゲート配線)113aを設ける。LDD領域107a、107bは第1配線102aとは重なり、第2配線113aとは重ならない。このため、第1配線にゲート電圧を印加すればGOLD構造となり、印加しなければLDD構造となる。このように回路仕様に応じてGOLD構造とLDD構造とを使い分けることができる。
請求項(抜粋):
画素TFTと保持容量とを含む画素マトリクス回路を有する半導体装置において、前記画素TFTは、絶縁層を介して第1配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第1配線に重なるように形成された低濃度不純物領域と、を有し、前記保持容量は、前記第1配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記絶縁層の一部で形成されていることを特徴とする半導体装置。
IPC (3件):
G02F 1/136 500
, H01L 29/786
, H01L 21/336
FI (4件):
G02F 1/136 500
, H01L 29/78 612 B
, H01L 29/78 616 A
, H01L 29/78 617 N
Fターム (97件):
2H092GA17
, 2H092GA25
, 2H092GA34
, 2H092JA24
, 2H092JA34
, 2H092JA46
, 2H092JB69
, 2H092KA10
, 2H092KB03
, 2H092KB25
, 2H092KB28
, 2H092MA05
, 2H092MA08
, 2H092MA09
, 2H092MA12
, 2H092MA29
, 2H092MA30
, 2H092NA21
, 2H092NA25
, 2H092NA27
, 2H092PA01
, 2H092PA06
, 2H092RA05
, 5F110AA06
, 5F110AA08
, 5F110AA12
, 5F110AA13
, 5F110AA18
, 5F110BB02
, 5F110BB04
, 5F110BB20
, 5F110CC02
, 5F110DD01
, 5F110DD02
, 5F110DD03
, 5F110DD05
, 5F110DD12
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110DD24
, 5F110EE04
, 5F110EE05
, 5F110EE06
, 5F110EE08
, 5F110EE23
, 5F110EE28
, 5F110EE30
, 5F110EE44
, 5F110EE45
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF10
, 5F110FF21
, 5F110FF23
, 5F110FF24
, 5F110FF30
, 5F110GG01
, 5F110GG02
, 5F110GG13
, 5F110GG14
, 5F110GG25
, 5F110GG42
, 5F110GG52
, 5F110HJ01
, 5F110HJ04
, 5F110HJ12
, 5F110HJ23
, 5F110HL03
, 5F110HL04
, 5F110HL06
, 5F110HL12
, 5F110HL23
, 5F110HM13
, 5F110HM15
, 5F110HM20
, 5F110NN03
, 5F110NN04
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN27
, 5F110NN35
, 5F110NN42
, 5F110NN44
, 5F110NN46
, 5F110NN47
, 5F110NN73
, 5F110PP03
, 5F110PP23
, 5F110PP24
, 5F110PP34
, 5F110QQ09
, 5F110QQ12
, 5F110QQ19
, 5F110QQ28
引用特許: