特許
J-GLOBAL ID:200903074438546730
半導体装置の製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
芝野 正雅
公報種別:公開公報
出願番号(国際出願番号):特願2004-314629
公開番号(公開出願番号):特開2005-159336
出願日: 2004年10月28日
公開日(公表日): 2005年06月16日
要約:
【課題】 シリコン基板の削れや炭素汚染を生じさせることなく、LDD構造やサリサイド領域を形成する。 【解決手段】 ゲート電極3の側面部にスペーサー6を形成する際に、絶縁膜5のエッチングをドライエッチングとウェットエッチングの2段階に分けて行なう。また、高濃度不純物注入の際のバッファ膜としてシリコン窒化膜を用い、この膜の除去をウェットエッチングで行なう。この結果、シリコン基板1の削れ、炭素汚染を防止でき、さらに、ウェットエッチングの特徴である選択比の高さから不純物領域やシリサイド形成領域の深さや抵抗の面内ばらつきが小さくなる。【選択図】 図8
請求項(抜粋):
シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極に隣接する領域の基板表層部に低濃度不純物層を形成する工程と、
前記ゲート絶縁膜と前記ゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜の一部を残すようにドライエッチングする工程と、
ドライエッチングで残された前記絶縁膜をウェットエッチングにより除去することで、ゲート電極側面に隣接するスペーサーを形成する工程と、
前記シリコン基板の全面に、シリコン窒化膜を形成する工程と、
前記スペーサーに隣接する領域の基板表層部に前記低濃度不純物領域よりも深くなるように、高濃度不純物領域を形成する工程と、
前記シリコン窒化膜をウェットエッチングで除去する工程と、
前記シリコン基板の全面に遷移金属膜を形成する工程と、
前記シリコン基板および前記ゲート電極上面のシリコンと遷移金属膜とを反応させることで、シリコン基板とゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。
IPC (7件):
H01L21/336
, H01L21/28
, H01L29/417
, H01L29/423
, H01L29/49
, H01L29/78
, H01L29/786
FI (9件):
H01L29/78 301P
, H01L21/28 301D
, H01L21/28 301S
, H01L29/50 M
, H01L29/58 G
, H01L29/78 616A
, H01L29/78 616K
, H01L29/78 617J
, H01L29/78 627C
Fターム (62件):
4M104AA01
, 4M104AA09
, 4M104BB01
, 4M104BB20
, 4M104BB21
, 4M104BB25
, 4M104CC01
, 4M104CC05
, 4M104DD04
, 4M104DD84
, 4M104FF14
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH20
, 5F110AA30
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110EE05
, 5F110EE09
, 5F110EE14
, 5F110EE31
, 5F110FF02
, 5F110FF23
, 5F110GG02
, 5F110GG12
, 5F110GG25
, 5F110HJ01
, 5F110HJ13
, 5F110HJ23
, 5F110HK05
, 5F110HK40
, 5F110HK41
, 5F110HM15
, 5F110QQ05
, 5F110QQ11
, 5F140AA26
, 5F140AA39
, 5F140AC36
, 5F140BA01
, 5F140BE07
, 5F140BF04
, 5F140BF11
, 5F140BF18
, 5F140BG12
, 5F140BG20
, 5F140BG34
, 5F140BG37
, 5F140BG45
, 5F140BG49
, 5F140BG53
, 5F140BH15
, 5F140BJ01
, 5F140BJ08
, 5F140BK02
, 5F140BK13
, 5F140BK19
, 5F140BK20
, 5F140BK23
, 5F140BK34
, 5F140CF04
引用特許: