特許
J-GLOBAL ID:200903074810040555

不揮発性半導体記憶装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 佐藤 一雄 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-287084
公開番号(公開出願番号):特開2002-100686
出願日: 2000年09月21日
公開日(公表日): 2002年04月05日
要約:
【要約】【課題】 電荷保持特性の向上、選択トランジスタを用いた読み出し動作の安定化、周辺トランジスタの動作速度の向上を達成する。【解決手段】 セルトランジスタのゲート絶縁膜中の電荷蓄積層112を、セルのチャネル領域上から素子分離領域まではみ出さないように形成することにより、チャネル上の電荷蓄積層112から素子分離領域上への電荷の移動現象が起こらず、電荷保持特性が向上する。また、選択トランジスタのゲート絶縁膜にはセルトランジスタと異なり電極蓄積層112を含めずに構成するため、閾値が変動せず読み出し動作が安定する。さらに、周辺トランジスタでは、ゲート酸化膜に高耐圧が必要なトランジスタには厚いゲート酸化膜を、高い駆動能力を必要とするトランジスタには薄いゲート酸化膜を形成することで高速化を実現する。
請求項(抜粋):
半導体基板と、前記半導体基板の表面上に形成された第1のゲート絶縁膜及び第1のゲート電極を含む第1のトランジスタと、前記半導体基板の表面上に形成された第2のゲート絶縁膜及び第2のゲート電極を含む第2のトランジスタとを備え、前記第1のゲート絶縁膜は電荷蓄積層を含み、前記第2のゲート絶縁膜は電荷蓄積層を含まず、前記第1のトランジスタと前記第2のトランジスタとは、トレンチにより素子分離されており、前記第1のトランジスタにおける前記電荷蓄積層は素子領域にのみ存在することを特徴とする不揮発性半導体記憶装置。
IPC (8件):
H01L 21/8247 ,  H01L 27/115 ,  H01L 21/76 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 481 ,  H01L 29/788 ,  H01L 29/792
FI (5件):
H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 21/76 L ,  H01L 27/08 102 C ,  H01L 29/78 371
Fターム (74件):
5F001AA13 ,  5F001AB02 ,  5F001AB08 ,  5F001AD12 ,  5F001AD41 ,  5F001AD44 ,  5F001AD53 ,  5F001AD60 ,  5F001AD61 ,  5F001AF07 ,  5F001AG07 ,  5F001AG40 ,  5F032AA33 ,  5F032AA44 ,  5F032AA84 ,  5F032CA17 ,  5F032CA24 ,  5F032CA25 ,  5F032DA02 ,  5F032DA23 ,  5F032DA24 ,  5F032DA33 ,  5F032DA80 ,  5F048AA07 ,  5F048AA08 ,  5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB06 ,  5F048BB08 ,  5F048BB12 ,  5F048BB16 ,  5F048BE02 ,  5F048BE03 ,  5F048BG13 ,  5F083EP18 ,  5F083EP22 ,  5F083EP23 ,  5F083EP32 ,  5F083EP76 ,  5F083GA21 ,  5F083JA05 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083JA56 ,  5F083NA01 ,  5F083NA06 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR21 ,  5F083PR29 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA07 ,  5F083ZA08 ,  5F101BA45 ,  5F101BB02 ,  5F101BB05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD27 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36 ,  5F101BF03 ,  5F101BH19 ,  5F101BH21
引用特許:
審査官引用 (3件)

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