特許
J-GLOBAL ID：200903075047517104

半導体装置及びその製造方法

発明者：
青井 信雄

青井 信雄 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-237539
公開番号（公開出願番号）：特開平9-298241
出願日： 1996年09月09日
公開日（公表日）： 1997年11月18日
要約：
【要約】【課題】 半導体装置において多孔質よりなる層間絶縁膜に埋め込み配線を形成できるようにする。【解決手段】 半導体基板20の上にCVD法により第1のシリコン酸化膜21を堆積した後、該第1のシリコン酸化膜21の上に多孔質膜22を堆積する。その後、多孔質膜22に対してエッチングを行なって配線用溝22aを形成する。次に、多孔質膜22の上に全面に亘ってCVD法により第2のシリコン酸化膜23を堆積した後、第1のシリコン酸化膜21及び第2のシリコン酸化膜23に対してエッチングを行なって、第1のシリコン酸化膜21及び第2のシリコン酸化膜23にスルーホール21aを形成する。次に、全面に亘って導電膜24を堆積した後、該導電膜に対してCMPを行なって、導電膜24よりなる配線層を形成する。
請求項（抜粋）：
第1の配線層が形成された半導体基板と、前記半導体基板の上に形成された第1のシリコン酸化膜と、前記第1のシリコン酸化膜の上に形成された多孔質膜と、前記第1のシリコン酸化膜に形成されたスルーホールと、前記多孔質膜に形成され、前記スルーホールと連通する配線用溝と、前記配線用溝の底部及び壁部に形成された第2のシリコン酸化膜と、前記スルーホールに埋め込まれた導電膜よりなるコンタクトと、前記配線用溝における前記第2のシリコン酸化膜の内側に埋め込まれた導電膜よりなる第2の配線層とを備えていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/768 ,  H01L 21/316
FI (3件)：
H01L 21/90 M ,  H01L 21/316 G ,  H01L 21/316 X
引用特許：
審査官引用 (4件)
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