半導体集積回路及び半導体集積回路の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願2002-030189
公開番号（公開出願番号）：特開2003-233999
出願日： 2002年02月07日
公開日（公表日）： 2003年08月22日
要約：

【要約】【課題】複数のオンチップ回路モジュールに対する欠陥救済等のために配信される制御情報に対して高い信頼性を保証する。【解決手段】半導体集積回路(1)は、回路モジュール(2,3)の欠陥救済等のための制御情報の記憶に、共通バス(5)に接続される汎用利用される不揮発性メモリを用いず、専用信号線(9)に接続されたヒューズ回路(7)の不揮発性メモリセル(6)を用いる。制御情報に対する情報記憶の信頼性が汎用不揮発性メモリの情報記憶性能に制限されず、制御情報に対する情報記憶の信頼性を向上させることが容易である。制御情報の伝達に用いる第2配線はそれ専用の配線であるから、回路モジュールで実動作に利用される回路部分との接続の切換えやその制御を行なうことを要しない。制御情報を配信するための回路構成を簡素化することができる。

請求項（抜粋）：

複数の回路モジュールと、前記複数の回路モジュールを接続する第1配線と、前記複数の回路モジュールに対する欠陥救済、回路特性のトリミング又は機能切換えのための制御情報を記憶する複数の不揮発性メモリセルを備え電気的に記憶情報を読み出し可能にされるヒューズ回路と、前記回路モジュールに個別に対応され前記制御情報を記憶する揮発性の複数のレジスタ手段と、前記ヒューズ回路と前記複数のレジスタ手段を接続し前記制御情報の伝達に専用化された第2配線と、前記ヒューズ回路から記憶情報を読み出し可能にする不揮発性メモリセルへの電圧印加状態を形成する制御、前記ヒューズ回路から読み出した制御情報を前記第2配線を介して前記レジスタ手段に伝達する制御、及びヒューズ回路から第2配線への読み出し後に、前記不揮発性メモリセルから記憶情報を読み出し可能にする電圧印加状態を解除する制御を行なう制御手段と、を半導体基板に有することを特徴とする半導体集積回路。

IPC (11件)：

G11C 29/00 603 , G11C 29/00 , H01L 21/822 , H01L 21/8247 , H01L 27/04 , H01L 27/10 461 , H01L 27/10 491 , H01L 27/115 , H01L 29/788 , H01L 29/792 , H03K 19/00

FI (8件)：

G11C 29/00 603 K , G11C 29/00 603 L , H01L 27/10 461 , H01L 27/10 491 , H03K 19/00 B , H01L 27/10 434 , H01L 29/78 371 , H01L 27/04 F

Fターム (41件)：

5F038AV06 , 5F038AV15 , 5F038AV16 , 5F038DF03 , 5F038DF04 , 5F038DF05 , 5F038DT04 , 5F038DT08 , 5F038DT15 , 5F038DT18 , 5F038EZ20 , 5F083EP01 , 5F083EP22 , 5F083ER02 , 5F083ER06 , 5F083ER16 , 5F083ZA10 , 5F083ZA12 , 5F083ZA13 , 5F083ZA20 , 5F101BA01 , 5F101BB06 , 5F101BC11 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BG07 , 5J056BB21 , 5J056BB51 , 5J056CC00 , 5J056CC14 , 5J056CC17 , 5J056CC18 , 5J056DD60 , 5L106AA01 , 5L106AA02 , 5L106AA07 , 5L106CC05 , 5L106CC09 , 5L106CC13 , 5L106GG07

引用特許：

審査官引用 (5件)

半導体集積回路
公報種別：公開公報出願番号：特願2000-209946 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
リダンダンシ回路及び半導体装置
公報種別：公開公報出願番号：特願平10-353448 出願人：株式会社東芝
特開平4-274096

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