半導体集積回路

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：大日方富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2000-209946
公開番号（公開出願番号）：特開2002-025292
出願日： 2000年07月11日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】複数のメモリを内蔵した半導体集積回路において、効率良くメモリの不良ビットを救済して歩留まりの向上を図ることができるようにする。【解決手段】入力された識別コードが自己の識別コードと一致しているか否か判定する識別コード一致検出回路および受信データラッチ回路とを有しラッチしたデータに応じた動作を行なうように構成された複数の回路ブロック(RAMマクロセル)と、上記識別コードと該識別コードに対応した情報を設定可能であって設定された情報をシリアルに出力可能な設定回路(10)と、該設定回路から設定情報を順次読み出してパラレルデータに変換して上記複数の回路ブロックへ転送可能な制御回路(20)とを設け、上記複数の回路ブロックは、それぞれの識別コード一致検出回路が入力された識別コードと自己の識別コードとが一致していると判定したときに転送されてきた上記設定情報を上記受信データラッチ回路に取り込んで保持するように構成した。

請求項（抜粋）：

入力された識別コードが自己の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを有し、前記ラッチ回路がラッチしたデータに応じた動作を行なうように構成された複数の回路ブロックと、上記識別コードと該識別コードに対応した情報を設定可能であって設定された情報をシリアルに出力可能な設定回路と、該設定回路から設定情報を順次読み出してパラレルデータに変換して上記複数の回路ブロックへ転送可能な制御回路とを備え、上記複数の回路ブロックは、それぞれの上記検出回路が入力された識別コードと自己の識別コードとが一致していると判定したとき、上記設定情報を対応する上記ラッチ回路に保持するように構成されていることを特徴とする半導体集積回路。

IPC (5件)：

G11C 29/00 603 , G11C 29/00 675 , G01R 31/28 , G06F 12/16 310 , G06F 12/16 330

FI (6件)：

G11C 29/00 603 Z , G11C 29/00 675 Z , G06F 12/16 310 P , G06F 12/16 330 A , G01R 31/28 V , G01R 31/28 B

Fターム (24件)：

2G032AA07 , 2G032AA08 , 2G032AD06 , 2G032AE07 , 2G032AE08 , 2G032AE10 , 2G032AE12 , 2G032AG02 , 2G032AH04 , 2G032AK15 , 2G032AK16 , 5B018GA03 , 5B018HA02 , 5B018KA15 , 5B018NA01 , 5B018QA13 , 5L106AA15 , 5L106CC04 , 5L106CC12 , 5L106CC14 , 5L106CC17 , 5L106GG01 , 5L106GG03 , 5L106GG07

引用特許：

審査官引用 (7件)

特開平4-274096
バウンダリスキャン回路
公報種別：公開公報出願番号：特願平7-161716 出願人：日本電気エンジニアリング株式会社
リダンダンシ回路及び半導体装置
公報種別：公開公報出願番号：特願平10-353448 出願人：株式会社東芝

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