特許

J-GLOBAL ID：200903075341685678

半導体装置の製造方法

発明者： 茂浦口 明雄
出願人/特許権者： 新日本無線株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2002-341742
公開番号（公開出願番号）：特開2004-179277
出願日： 2002年11月26日
公開日（公表日）： 2004年06月24日
要約：

【課題】ゲート抵抗及びオン抵抗が小さく、チップサイズも小さくすることができる半導体装置の製造方法を提供する。【解決手段】N型の半導体基板上にN型の半導体層とP型の半導体層が積層した半導体基板を用意する。その半導体基板表面から、N型の半導体層に達するトレンチを形成する。トレンチの内壁にゲート酸化膜を形成する。トレンチ内に、表面が半導体基板表面より低くなるようにゲート電極材料を充填する。ゲート電極材料表面と半導体基板表面の段部にサイドウォールを形成する。P型の半導体層表面の一部に、別のN型の半導体領域を形成する。半導体領域表面及びトレンチ内に充填されたゲート電極材料表面に、シリサイド層を形成する。このシリサイド層を介して、半導体領域とゲート電極材料にそれぞれ接続する電極を形成する。このシリサイド層の形成により、ゲート抵抗及びオン抵抗の低減が図られ、チップサイズも小さくできる。【選択図】 図8

請求項（抜粋）：

一導電型の半導体基板上に一導電型の第1の半導体層と逆導電型の第2の半導体層が積層し、該第2の半導体層から前記第1の半導体層に達するトレンチと、該トレンチ内壁のゲート酸化膜と、ゲート電極と、前記ゲート酸化膜に接する前記第2の半導体層表面の一導電型の第3の半導体領域とを備えた半導体装置の製造方法において、 一導電型の半導体基板上に一導電型の第1の半導体層と逆導電型の第2の半導体層が積層した半導体基板を用意する工程と、 該半導体基板表面から、前記第1の半導体層に達するトレンチを形成する工程と、 該トレンチの内壁にゲート酸化膜を形成する工程と、 該ゲート酸化膜が形成されたトレンチ内に、表面が前記半導体基板表面より低くなるようにゲート電極材料を充填する工程と、 該ゲート電極材料表面と前記半導体基板表面の段部にサイドウォールを形成する工程と、 少なくとも前記第2の半導体層表面の一部に、一導電型の第3の半導体領域を形成する工程と、 該第3の半導体領域表面、前記第2の半導体層表面及び前記トレンチ内に充填されたゲート電極材料表面に、シリサイド層を形成する工程と、 該シリサイド層を介して、前記第3の半導体領域に接続する第1の電極と、前記ゲート電極材料に接続するゲート電極と、前記一導電型の半導体基板に接続する第2の電極とを形成する工程を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L29/78 ,  H01L21/28 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49

FI (6件)：

H01L29/78 652K ,  H01L29/78 652M ,  H01L29/78 653C ,  H01L21/28 301S ,  H01L29/58 G ,  H01L29/44 S

Fターム (28件)：

4M104AA01 ,  4M104BB01 ,  4M104BB04 ,  4M104BB06 ,  4M104BB14 ,  4M104BB16 ,  4M104BB19 ,  4M104BB22 ,  4M104BB25 ,  4M104BB26 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD43 ,  4M104DD64 ,  4M104DD65 ,  4M104DD78 ,  4M104DD84 ,  4M104FF13 ,  4M104FF14 ,  4M104FF30 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG18 ,  4M104HH14 ,  4M104HH16

引用特許：

審査官引用 (3件)

• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平10-352828   出願人：日本電気株式会社
• 縦型電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平9-254671   出願人：日本電気株式会社
• 縦型MOSFETを備えた半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2001-174740   出願人：日本電気株式会社