特許
J-GLOBAL ID：200903075418455204
誘電体キャパシタの製造方法および半導体記憶装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平9-286761
公開番号（公開出願番号）：特開平11-121696
出願日： 1997年10月20日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 ペロブスカイト型結晶構造の誘電体膜を用いた誘電体キャパシタおよびそのような誘電体キャパシタを有する半導体記憶装置を製造する際に、誘電体キャパシタの面積が縮小した場合であっても、特性の良好な誘電体キャパシタを実現することができる誘電体キャパシタの製造方法および半導体記憶装置の製造方法を提供する。【解決手段】 誘電体膜としてSBT膜を用いた誘電体キャパシタを製造する際に、Si基板1上に下部電極としてのIrO2 膜2およびIr膜3、SBT膜の前駆体膜としてのアモルファス膜4ならびに上部電極としてのPt膜5を順次成膜し、Pt膜5、アモルファス膜4、Ir膜3およびIrO2 膜2を誘電体キャパシタの形状にパターニングした後、アモルファス膜4を熱処理することにより、アモルファス膜4中のアモルファス相をペロブスカイト型結晶構造の結晶相に相変化させてSBT膜6を得る。
請求項（抜粋）：
ペロブスカイト型結晶構造の誘電体からなる誘電体膜を用いた誘電体キャパシタの製造方法において、下部電極を形成する工程と、上記下部電極上に、上記誘電体の構成元素からなるアモルファス相またはフルオライト相を主成分とする前駆体膜を形成する工程と、上記前駆体膜上に上部電極を形成する工程と、少なくとも上記上部電極および上記前駆体膜をエッチングにより上記誘電体キャパシタの形状にパターニングする工程と、上記誘電体キャパシタの形状にパターニングされた上記前駆体膜を熱処理することにより、上記アモルファス相またはフルオライト相をペロブスカイト型結晶構造の結晶相に相変化させて上記誘電体膜を得る工程とを有することを特徴とする誘電体キャパシタの製造方法。
IPC (4件)：
H01L 27/04
, H01L 21/822
, H01L 27/108
, H01L 21/8242
H01L 27/04 C
, H01L 27/10 651
