特許
J-GLOBAL ID：200903075559178735

静電気保護素子及び半導体装置

発明者：
奥島 基嗣

奥島 基嗣 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 徳丸 達雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-373082
公開番号（公開出願番号）：特開2004-207398
出願日： 2002年12月24日
公開日（公表日）： 2004年07月22日
要約：
【課題】低電圧で保護動作可能で且つ付加される浮遊容量を抑制すると共に実使用状態でラッチアップの発生を抑制できる静電気保護素子を提供する。【解決手段】p型シリコン基板3の主面側にM個のnウェル領域nWと、隣り合うnウェル領域nWの間にpウェル領域pWを有し、更にM個のnウェル領域nWが各々の内部にn型拡散領域nDとp型拡散領域pD1を、又pウェル領域pWがその内部にp型拡散領域pD2を備え、j番目のnウェル領域nW内のn型拡散領域nDが(j+1)番目のnウェル領域10内のp型拡散領域pD1に,1番目のnウェル領域nW内のp型拡散領域pD1が第1端子1に,M番目のnウェル領域nW内のn型拡散領域nDが第2端子2に,所望の被保護端子(図示せず)と放電端子(図示せず)の間の通常動作時における電位関係に応じてより高電位側に第1端子1が低電位側に第2端子2がそれぞれ接続される。【選択図】 図1
請求項（抜粋）：
いずれも一導電型の半導体基板の一主面側に形成された、前記一導電型に対し逆導電型のM個(但し、Mは2以上の整数)の第1ウェル領域と、隣り合う前記第1ウェル領域の間に形成された前記一導電型の第2ウェル領域とを有し、更に、 M個の前記第1ウェル領域はいずれも各々の内部に形成された前記逆導電型の第1拡散領域及び前記一導電型の第2拡散領域を備えると共に、少なくとも一つの前記第2ウェル領域がその中に形成された前記一導電型の第3拡散領域を備え、j番目(但しjは、1≦j≦(M-1)の整数)の前記第1ウェル領域内の前記第1拡散領域が(j+1)番目の前記第1ウェル領域内の前記第2拡散領域に接続され、1番目の前記第1ウェル領域内の前記第2拡散領域が第1端子に接続され、M番目の前記第1ウェル領域内の前記第1拡散領域が第2端子に接続され、所望の被保護端子と放電端子の一方に前記第1端子が他方に前記第2端子がそれぞれ接続されることを特徴とする静電気保護素子。
IPC (5件)：
H01L27/06 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/088
FI (4件)：
H01L27/06 311B ,  H01L27/06 311C ,  H01L27/08 102F ,  H01L27/04 H
Fターム (35件)：
5F038BH04 ,  5F038BH05 ,  5F038BH06 ,  5F038BH09 ,  5F038BH13 ,  5F038BH18 ,  5F038CA02 ,  5F038CA05 ,  5F038CA06 ,  5F038CA09 ,  5F038CD02 ,  5F038EZ12 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ20 ,  5F048AA02 ,  5F048AA03 ,  5F048AB03 ,  5F048AB06 ,  5F048AB07 ,  5F048BE04 ,  5F048BF01 ,  5F048BF02 ,  5F048BF06 ,  5F048BG13 ,  5F048BH05 ,  5F048CC06 ,  5F048CC10 ,  5F048CC11 ,  5F048CC13 ,  5F048CC14 ,  5F048CC15 ,  5F048CC16 ,  5F048CC18 ,  5F048CC19
引用特許：
出願人引用 (6件)
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審査官引用 (7件)
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