特許

J-GLOBAL ID：200903075680085418

半導体装置およびその製造方法

発明者： 渡辺 啓仁 ,  本間 一郎
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-254103
公開番号（公開出願番号）：特開平9-097878
出願日： 1995年09月29日
公開日（公表日）： 1997年04月08日
要約：

【要約】【課題】蓄積電極の機械的強度を増大させて、蓄積電極の縮小化が容易になるキャパシタ構造とその制御性の高い製造方法を提供する。【解決手段】容量絶縁膜を介して下部容量電極と上部容量電極とが対向するキャパシタを備えた半導体装置において、前記下部容量電極が、複数の導電体薄膜を縦積みした蛇腹構造で構成され、前記上部容量電極が、縦積みされた前記導電体薄膜の表面全面にわたって被着された容量絶縁膜を介して前記蛇腹構造の下部容量電極と対向して設けられる。ここで、前記下部容量電極は、エッチングレートが異り積層して形成された2種の絶縁膜のうちの1の絶縁膜を選択的にエッチングする加工工程を経て形成される。

請求項（抜粋）：

容量絶縁膜を介して下部容量電極と上部容量電極とが対向するキャパシタを備えた半導体装置であって、前記下部容量電極が、複数の導電体薄膜を縦積みし蛇腹構造で構成され、前記上部容量電極が、縦積みにされた前記導電体薄膜の表面全面にわたって被着された容量絶縁膜を介して前記蛇腹構造の下部容量電極と対向して設けられてなることを特徴とする半導体装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 27/10 621 A ,  H01L 21/90 B ,  H01L 27/04 C ,  H01L 27/10 621 C

引用特許：

審査官引用 (4件)

• 特開平3-218663
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-041666   出願人：富士通株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-251775   出願人：富士通株式会社
• 半導体素子のキャパシター製造方法
  公報種別：公開公報   出願番号：特願平7-181555   出願人：現代電子産業株式会社