特許
J-GLOBAL ID：200903075808045503
MPEGデコード回路並列駆動システム
発明者：
出願人/特許権者：
代理人 (1件)：
大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-370995
公開番号（公開出願番号）：特開2001-186529
出願日： 1999年12月27日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】 複数のMPEGデコード回路を用いて合成画像が得られる、廉価な並列駆動システムを提供すること。【解決手段】 MPEGデコード回路のデコーダ表示時刻決定手段により決定された表示時刻から遡って得られたデコード開始時刻を、前記トランスポートストリーム信号より抽出して得られたタイムスタンプ情報から算出したデコード開始予定時刻と比較して前記デコード開始時刻が前記デコード開始予定時刻より所定時間を超えて遅くなったとき、該当する画像が他の画像のデコードの際に必要な参照画像でないことを確認してその画像のデコードを中止するようデコーダを制御すると共に、複数のMPEGデコード回路のいずれか1つのMPEGデコード回路から他のMPEGデコード回路に表示時刻を知らせる。
請求項（抜粋）：
基準となるクロック信号を生成する基準クロック生成回路と、入力されたトランスポートストリーム信号から画像を再生すると共にそのトランスポートストリーム信号からタイムスタンプ情報を抽出しこれを基に前記基準クロック生成回路の出力を制御する基準クロック制御信号を出力する複数のMPEGデコード回路と、これらのMPEGデコード回路により出力された基準クロック制御信号から1つの基準クロック制御信号を選択する制御信号選択手段と、この制御信号選択手段により選択された基準クロック制御信号を前記基準クロック生成回路に供給する手段と、前記基準クロック生成回路の出力を前記MPEGデコード回路に供給する基準クロック供給手段と、前記MPEGデコード回路の出力画像を合成する画像合成手段とを備えて成るMPEGデコーダ回路並列駆動システムにおいて、前記MPEGデコード回路は、前記トランスポートストリーム信号をデコードするデコーダと、このデコーダによりデコードされた画像を記憶するフレームメモリと、このフレームメモリに記憶された画像を表示する時刻を決定する表示時刻決定手段と、この表示時刻決定手段により決定された表示時刻から遡って得られたデコード開始時刻を、前記トランスポートストリーム信号より抽出して得られたタイムスタンプ情報から算出したデコード開始予定時刻と比較して前記デコード開始時刻が前記デコード開始予定時刻より所定時間を超えて遅くなったとき、該当する画像が他の画像のデコードの際に必要な参照画像でないことを確認してその画像のデコードを中止して次の画像のデコードを行うよう前記デコーダを制御するデコーダ制御手段とを有し、前記複数のMPEGデコード回路のいずれか1つのMPEGデコード回路から他のMPEGデコード回路に前記表示時刻を知らせることを特徴とするMPEGデコード回路並列駆動システム。
IPC (2件)：
FI (3件)：
H04N 5/66 B
, H04N 5/66 D
, H04N 7/137 Z
5C058BA21
, 5C058BB25
, 5C059KK37
, 5C059MA00
, 5C059PP05
, 5C059PP06
, 5C059PP07
, 5C059RC03
, 5C059RC04
, 5C059SS02
, 5C059TA00
, 5C059TC00
, 5C059TD11
, 5C059UA05
, 5C059UA09
, 5C059UA34
