特許
J-GLOBAL ID：200903075888488346

マイクロプロセッサ

発明者：
坪田 正志

坪田 正志 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-339626
公開番号（公開出願番号）：特開2000-163310
出願日： 1998年11月30日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 バースト転送機能を有するメモリを使用していて命令フェッチ・アクセス中に他のメモリに対するオペランド・データ・アクセスが発生した場合は、バースト転送が無条件に中断されてオペランド・データ・アクセスが実行され、その後に命令フェッチ・アクセスを再開するが、命令フェッチ・アクセス再開時の最初のメモリアクセスはバースト転送できない。一方、オペランド・データ・アクセスの発生頻度は、連続でない不定間隔で発生することが多い。このため、命令フェッチ・アクセスのバースト転送が頻繁に中断されてしまい、バースト転送の転送能力を引き出すことができない。【解決手段】 命令フェッチ・アクセスのバースト転送中に、それよりも優先順位の高いアクセス要求が発生してもバースト転送を続行し、ある一定条件の期間、アクセス要求を保留する。保留したアクセス要求は命令フェッチのバースト転送を実行した後で実行する。
請求項（抜粋）：
命令コードをフェッチし格納するプリフェッチ・キューFIFOと、前記プリフェッチ・キューFIFOに有効な前記命令コードが格納されていることを示すプリフェッチ・キュー・バリッドと、前記プリフェッチ・キューFIFOに空きがあることを示すプリフェッチ要求信号と、前記プリフェッチ・キューFIFOが完全に空になったことを示すキュー・エンプティ信号と、オペランド・データ・アクセスの発生を示すオペランド・データ要求信号とを受信して、次のバスアクセスの種類を決定するアクセス優先順位判定回路と、前記アクセス優先順位判定回路で決定した前記次のバスアクセスの種類を元にバス・インタフェース信号を生成すると共に、メモリの設定がバースト転送できる条件であることを示すバースト転送可能信号を生成するバス・ステート制御回路と、を備えるマイクロプロセッサにおいて、前回の前記バスアクセスの情報を記憶するアクセス・レジスタを備え、前記アクセス優先順位判定回路は、前記アクセス・レジスタに記憶された情報が命令フェッチ・アクセスであり、かつ、前記プリフェッチ要求信号、オペランド・データ要求信号及びバースト転送可能信号の全てがある場合、次のバスアクセスの際に、オペランド・データ・アクセスより命令フェッチ・アクセスを優先することを特徴とするマイクロプロセッサ。
IPC (2件)：
G06F 12/02 560 ,  G06F 9/32 310
FI (2件)：
G06F 12/02 560 B ,  G06F 9/32 310 J
Fターム (7件)：
5B033AA01 ,  5B033DB01 ,  5B033DB06 ,  5B060AB17 ,  5B060AC01 ,  5B060CD00 ,  5B060CD12
引用特許：
審査官引用 (9件)
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