特許
J-GLOBAL ID：200903076345589661

半導体装置及びその製造方法

発明者：
外園 明

外園 明 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-397293
公開番号（公開出願番号）：特開2002-198525
出願日： 2000年12月27日
公開日（公表日）： 2002年07月12日
要約：
【要約】【課題】トランジスタの微細化に関わらずソース/ドレイン領域上のコンタクト面積が大きく、かつ、素子分離特性の良好な半導体装置を提供する。【解決手段】ゲート側壁絶縁膜の断面形状をL字及び逆L字型にしてゲート電極近傍のシリコン基板表面の一部を覆うようにし、ソース/ドレイン領域から選択的にエピタキシャル成長したシリコン単結晶層をシリコン基板表面の一部を覆うゲート側壁絶縁膜の上面に延在させることにより、トランジスタの微細化に関わらずソース/ドレイン領域上のコンタクト面積を確保してトランジスタの直列抵抗を低減し、エレベーテッド・ソース/ドレイン構造の高性能MOSトランジスタからなる半導体装置を提供する。
請求項（抜粋）：
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側に形成されたソース/ドレイン拡散層と、前記ソース/ドレイン拡散層側の前記ゲート電極側壁及び前記ゲート電極近傍の前記半導体基板上面の一部を覆うL字型/逆L字型断面形状のゲート側壁絶縁膜と、少なくとも前記ソース/ドレイン拡散層上に形成され、前記ゲート電極近傍の前記半導体基板上面の一部を覆う前記ゲート側壁絶縁膜上に延在する半導体層を具備することを特徴とする半導体装置。
IPC (5件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/76
FI (6件)：
H01L 21/28 301 D ,  H01L 21/28 301 S ,  H01L 29/78 301 P ,  H01L 21/76 L ,  H01L 29/78 301 S ,  H01L 29/78 301 R
Fターム (68件)：
4M104AA01 ,  4M104BB01 ,  4M104BB14 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB30 ,  4M104CC05 ,  4M104DD04 ,  4M104DD08 ,  4M104DD17 ,  4M104DD19 ,  4M104DD46 ,  4M104DD78 ,  4M104DD84 ,  4M104EE09 ,  4M104EE17 ,  4M104FF13 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F032AA35 ,  5F032AA36 ,  5F032AA44 ,  5F032AA45 ,  5F032AA70 ,  5F032CA03 ,  5F032CA17 ,  5F032CA20 ,  5F032DA03 ,  5F032DA04 ,  5F032DA12 ,  5F032DA16 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA30 ,  5F032DA33 ,  5F032DA78 ,  5F040DA01 ,  5F040DA10 ,  5F040DA14 ,  5F040DC01 ,  5F040EC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC12 ,  5F040EC13 ,  5F040ED03 ,  5F040ED04 ,  5F040EF02 ,  5F040EH02 ,  5F040EH07 ,  5F040EK05 ,  5F040EL02 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FB02 ,  5F040FB04 ,  5F040FC06 ,  5F040FC10 ,  5F040FC19 ,  5F040FC21 ,  5F040FC22
引用特許：
審査官引用 (6件)
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