特許
J-GLOBAL ID：200903076547171456

積層型半導体装置及びその製造方法

発明者：
古澤 宏治

古澤 宏治 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2002-021404
公開番号（公開出願番号）：特開2003-224242
出願日： 2002年01月30日
公開日（公表日）： 2003年08月08日
要約：
【要約】【課題】 実装基板上に、複数の半導体チップを3次元実装する積層型半導体装置及びその製造方法を得る。【解決手段】 実装基板1上に、同じサイズの半導体チップ10、20、30を接着フィルム50で接着して積層する。各半導体チップ電極の裏面側には、実装基板1と各半導体チップの電極とを接続する配線が接触しないように切欠き17、27、37を設ける。各半導体チップの電極16、26、36と実装基板1上の電極6とをボンディングワイヤによって接続し、3次元実装の積層型半導体装置が得られる。
請求項（抜粋）：
複数の半導体チップを実装基板上に積層して成る積層型半導体装置において、各半導体チップが、チップ上部に形成された複数の電極パッドと、該電極パッドの夫々の上面からチップ外縁部に向かってチップ上に伸びる配線パターンと、チップ外縁部の下面側に形成された切欠きであって、当該半導体チップの下段に配設された半導体チップの前記配線パターンのチップ外縁部の端部を露出する切欠きとを有し、前記各半導体チップの各配線パターンの端部と、実装基板に形成された各電極パッドとが、ボンディングワイヤによって接続されることを特徴とする積層型半導体装置。
IPC (3件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM