特許
J-GLOBAL ID：200903076566985294

半導体記憶装置

発明者：
野口 充宏

野口 充宏 について

, 
合田 晃

合田 晃 について

, 
田中 正幸

田中 正幸 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-160118
公開番号（公開出願番号）：特開2004-363329
出願日： 2003年06月04日
公開日（公表日）： 2004年12月24日
要約：
【課題】MONOSメモリセルの高速消去を提供する。【解決手段】少なくともシリコンと酸素を含む化合物の絶縁膜からなる第1のゲート絶縁層4と、第1のゲート絶縁層4に接し,シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第1の電荷蓄積層5と、第1のゲート絶縁層4より厚い,第2の絶縁層61と第2の絶縁層61に接した第2の電荷蓄積層62と第2の電荷蓄積層62に接し,第1のゲート絶縁層4よりも厚い第3の絶縁層63とを含むゲート絶縁層と、第3の絶縁層63上に形成された制御電極7とを有する電気的に情報を書込み消去可能なメモリセルを備え、第1のゲート絶縁層4は、第1の電荷蓄積層5よりも酸素組成の多いシリコン酸窒化膜であっても良い。第2の絶縁層と第3の絶縁層は膜厚が3nmよりも厚くても良い。第2の電荷蓄積層62にアクセプタ不純物を添加する構成を用いても良い。【選択図】図1
請求項（抜粋）：
少なくともシリコンと酸素を含む化合物の絶縁膜からなる第1のゲート絶縁層と、 前記第1のゲート絶縁層に接し,シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第1の電荷蓄積層と、 前記第1のゲート絶縁層より厚い第2の絶縁層と、該第2の絶縁層に接した第2の電荷蓄積層と、該第2の電荷蓄積層に接し前記第1のゲート絶縁層よりも厚い第3の絶縁層とを含むゲート絶縁層と、 前記第3の絶縁層上に形成された制御電極 とを有する電気的に情報を書込み消去可能なメモリセルを備えることを特徴とする半導体記憶装置。
IPC (5件)：
H01L21/8247 ,  G11C16/04 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (6件)：
H01L29/78 371 ,  G11C17/00 622C ,  G11C17/00 621Z ,  G11C17/00 622A ,  G11C17/00 622E ,  H01L27/10 434
Fターム (52件)：
5B025AA04 ,  5B025AC01 ,  5B025AE05 ,  5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP43 ,  5F083EP44 ,  5F083EP45 ,  5F083EP48 ,  5F083EP49 ,  5F083EP50 ,  5F083EP75 ,  5F083EP76 ,  5F083EP78 ,  5F083EP79 ,  5F083ER03 ,  5F083ER05 ,  5F083ER06 ,  5F083ER09 ,  5F083ER11 ,  5F083ER22 ,  5F083ER30 ,  5F083GA01 ,  5F083GA05 ,  5F083GA11 ,  5F083HA02 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA12 ,  5F083JA14 ,  5F083JA15 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083LA21 ,  5F083ZA13 ,  5F083ZA14 ,  5F101BA45 ,  5F101BA47 ,  5F101BB05 ,  5F101BC02 ,  5F101BD22 ,  5F101BD32 ,  5F101BD34
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM