特許
J-GLOBAL ID：200903042377894464

不揮発性半導体記憶装置およびその製造方法

発明者：
鈴木 利彦

鈴木 利彦 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2000-189325
公開番号（公開出願番号）：特開2002-009181
出願日： 2000年06月23日
公開日（公表日）： 2002年01月11日
要約：
【要約】【課題】種々のトラップの存在による制御の困難性を回避しつつ、多値化を実現する不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】チャネル形成領域を有する半導体基板11と、チャネル形成領域の上層に形成され、所定の電界中で電荷のトンネル通過が可能なトンネル層(21a,24a,27a)と、電荷を蓄積するトラップ層(23a,26a,29a)とが、交互にそれぞれ2層以上積層した積層膜を含む電荷蓄積層14aと、電荷蓄積層14aの上層に形成されたゲート電極15aと、ゲート電極15aの両側部における半導体基板中11においてチャネル形成領域に接続して形成されたソース・ドレイン領域(12a,13a)と有し、電荷蓄積層14aの各トラップ層(23a,26a,29a)への注入電荷量に応じてしきい値電圧を調整することで、データの記憶を行う。
請求項（抜粋）：
チャネル形成領域を有する半導体基板と、前記チャネル形成領域の上層に形成され、所定の電界中で電荷のトンネル通過が可能なトンネル層と、電荷を蓄積するトラップ層とが、交互にそれぞれ2層以上積層した積層膜を含む電荷蓄積層と、前記電荷蓄積層の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中において前記チャネル形成領域に接続して形成されたソース・ドレイン領域と有し、前記電荷蓄積層の各トラップ層への注入電荷量に応じてしきい値電圧を調整することで、データの記憶を行う不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (42件)：
5F001AA01 ,  5F001AA11 ,  5F001AA14 ,  5F001AB02 ,  5F001AD17 ,  5F001AE02 ,  5F001AE03 ,  5F001AF06 ,  5F001AF20 ,  5F001AG02 ,  5F001AG03 ,  5F001AG12 ,  5F001AG21 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP63 ,  5F083EP68 ,  5F083EP76 ,  5F083EP77 ,  5F083ER03 ,  5F083ER05 ,  5F083ER06 ,  5F083ER09 ,  5F083JA03 ,  5F083JA04 ,  5F083JA05 ,  5F083JA36 ,  5F083ZA21 ,  5F101BA01 ,  5F101BA41 ,  5F101BA46 ,  5F101BB02 ,  5F101BD07 ,  5F101BE02 ,  5F101BE05 ,  5F101BF02 ,  5F101BF05 ,  5F101BH02 ,  5F101BH03 ,  5F101BH05 ,  5F101BH09
引用特許：
審査官引用 (6件)
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