特許
J-GLOBAL ID:200903062986036807

半導体記憶装置

発明者:
出願人/特許権者:
代理人 (1件): 鈴江 武彦 (外6名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-264754
公開番号(公開出願番号):特開2003-078043
出願日: 2001年08月31日
公開日(公表日): 2003年03月14日
要約:
【要約】【課題】本発明は、ゲート電極がp型不純物を含むMONOSメモリセルにおいて消去動作の高速化を図ることを特徴とする。【解決手段】第1の絶縁層2、電荷蓄積層3および第2の絶縁層4の三層を含むゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極5とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、電荷蓄積層3はシリコン窒化膜またはシリコン酸窒化膜からなり、第1および第2の絶縁層はそれぞれシリコン酸化膜または電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、第2の絶縁層の厚さが5(nm)以上であり、ゲート電極はp型不純物を含むp型半導体からなることを特徴とする。
請求項(抜粋):
第1の絶縁層、電荷蓄積層および第2の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、前記第1の絶縁層および第2の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第2の絶縁層の厚さが5(nm)以上であり、前記制御電極はp型不純物を含むp型半導体からなることを特徴とする半導体記憶装置。
IPC (6件):
H01L 21/8247 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件):
H01L 29/78 371 ,  H01L 27/10 434 ,  H01L 27/08 321 D ,  H01L 27/08 321 K
Fターム (82件):
5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BA09 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BB18 ,  5F048BC01 ,  5F048BC06 ,  5F048BC19 ,  5F048BC20 ,  5F048BE03 ,  5F048BF06 ,  5F048BG13 ,  5F048DA18 ,  5F048DA19 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP43 ,  5F083EP44 ,  5F083EP48 ,  5F083EP49 ,  5F083EP65 ,  5F083EP70 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083ER11 ,  5F083GA01 ,  5F083HA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA20 ,  5F083PR29 ,  5F083PR36 ,  5F083PR43 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA07 ,  5F083ZA21 ,  5F101BA45 ,  5F101BA46 ,  5F101BA47 ,  5F101BB02 ,  5F101BC02 ,  5F101BD02 ,  5F101BD10 ,  5F101BD22 ,  5F101BD27 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36 ,  5F101BD37 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH09 ,  5F101BH19 ,  5F101BH21
引用特許:
審査官引用 (7件)
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