特許

J-GLOBAL ID：200903076755887082

半導体装置の製造方法

発明者： 益岡 完明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 弘男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-238396
公開番号（公開出願番号）：特開2000-068388
出願日： 1998年08月25日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 2電源電圧対応のCMOS半導体装置を形成するにあたり、LDD、ポケットおよびソースドレイン領域形成のフォトリソグラフィー工程の回数を従来よりも減らすことが可能な半導体装置の製造方法を提供することである。【解決手段】 LDD領域、ポケット領域、ソースドレイン領域を4回のフォトリソグラフィー工程で形成する。

請求項（抜粋）：

半導体基板に複数の素子分離領域を形成した後、前記素子分離領域で分離された、低電源電圧のn型MOSFET用の第1のp型ウェル領域と低電源電圧のp型MOSFET用の第1のn型ウェル領域と高電源電圧のn型MOSFET用の第2のp型ウェル領域と高電源電圧のp型MOSFET用の第2のn型ウェル領域とを形成する第1の工程と、該第1の工程の後、前記第1のn型ウェル領域、前記第1のp型ウェル領域、前記第2のn型ウェル領域および前記第2のp型ウェル領域の上面にゲート酸化膜を形成し、該ゲート酸化膜の上面に多結晶シリコン膜を堆積し、さらにフォトリソグラフィー工程およびドライエッチング工程によりゲート電極を形成する第2の工程と、該第2の工程の後、前記半導体基板の全面にp型不純物をイオン注入して、前記第1のn型ウェル領域、前記第1のp型ウェル領域、前記第2のn型ウェル領域および前記第2のp型ウェル領域のそれぞれにp型不純物領域を形成してそれぞれを低電源電圧のn型MOSFET形成予定領域、低電源電圧のp型MOSFET形成予定領域、高電源電圧のn型MOSFET形成予定領域および高電源電圧のp型MOSFET形成予定領域とし、さらに、前記半導体基板の全面にn型不純物をイオン注入して前記p型不純物領域の下部にn型不純物領域を形成する第3の工程と、該第3の工程の後、フォトリソグラフィー工程によって前記低電源電圧のp型MOSFET形成予定領域および前記高電源電圧のp型MOSFET形成予定領域をレジストでマスクした後、n型不純物をイオン注入して、前記低電源電圧のn型MOSFET形成予定領域のp型不純物領域および前記高電源電圧のn型MOSFET形成予定領域のp型不純物領域をn型不純物領域に反転させ、その後、p型不純物をイオン注入して、前記低電源電圧のn型MOSFET形成予定領域のn型不純物領域および前記高電源電圧のn型MOSFET形成予定領域のn型不純物領域をp型不純物領域に反転させる第4の工程と、該第4の工程の後、前記第4の工程におけるレジストを除去した後、前記低電源電圧のn型MOSFET形成予定領域、前記低電源電圧のp型MOSFET形成予定領域、前記高電源電圧のn型MOSFET形成予定領域および前記高電源電圧のp型MOSFET形成予定領域に第1のサイドウォールと第2のサイドウォールとから構成される二重サイドウォールを形成する第5の工程と、該第5の工程の後、フォトリソグラフィー工程によって前記低電源電圧のp型MOSFET形成予定領域および前記低電源電圧のn型MOSFET形成予定領域をレジストでマスクした後、ウェットエッチングによって前記高電源電圧のn型MOSFET形成予定領域および前記高電源電圧のp型MOSFET形成予定領域上の前記第2のサイドウォールを除去する第6の工程と、該第6の工程の後、前記第6の工程におけるレジストを除去した後、フォトリソグラフィー工程によって前記低電源電圧のp型MOSFET形成予定領域および前記高電源電圧のp型MOSFET形成予定領域をレジストでマスクした後、不純物をイオン注入することによって、前記高電源電圧のn型MOSFET形成予定領域にn- 型不純物領域とn+ 型不純物領域とから成るDDD構造を形成し、一方、前記低電源電圧のn型MOSFET形成予定領域に前記第4の工程で形成したn型不純物領域およびp型不純物領域がゲート端近傍で存在する構造を形成する第7の工程と、該第7の工程の後、前記第7の工程におけるレジストを除去した後、フォトリソグラフィー工程によって前記低電源電圧のn型MOSFET形成予定領域および前記高電源電圧のn型MOSFET形成予定領域をレジストでマスクした後、不純物をイオン注入することによって、前記低電源電圧のp型MOSFET形成予定領域および前記高電源電圧のp型MOSFET形成予定領域にp型ソースドレイン領域を形成し、前記高電源電圧のp型MOSFET形成予定領域にシングルドレイン構造を形成し、一方、前記低電源電圧のp型MOSFET形成予定領域に前記第3の工程で形成したp型不純物およびn型不純物領域がゲート端近傍で存在する構造を形成する第8の工程と、該第8の工程の後、前記第8の工程におけるレジストを除去した後、活性化熱処理を行う第9の工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/8238 ,  H01L 27/092

Fターム (17件)：

5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048AC06 ,  5F048BA01 ,  5F048BA10 ,  5F048BB05 ,  5F048BB16 ,  5F048BC06 ,  5F048BC07 ,  5F048BC19 ,  5F048BC20 ,  5F048BE03 ,  5F048BG12 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30

引用特許：

審査官引用 (3件)

• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-037599   出願人：株式会社日立製作所
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-202894   出願人：日本電気株式会社
• CMOS薄膜半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平7-266684   出願人：株式会社日立製作所