特許
J-GLOBAL ID：200903077078032446
半導体回路
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-074038
公開番号（公開出願番号）：特開平8-274622
出願日： 1995年03月30日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】ヒューズやアンチヒューズの書込用電源による電流の流入や流出が防止されるとともに、消費電力の増加を抑えノイズマシーンの向上が図られた半導体回路を提供する。【構成】電源電圧VDDとグラウンドVSSとの間に、互いに直列に配列されたPMOSトランジスタ11とNMOSトランジスタ12の接続点と、一端に電源電圧VPPもしくは電源電圧VDDが印加されるPMOSトランジスタ13のゲートとを接続し、そのPMOSトランジスタ13の他端にPMOSトランジスタ11のゲートとNMOSトランジスタ14とを接続して、インバータ17,ナンドゲート18でNMOSトランジスタ12,14の導通状態,遮断状態を切り替える。
請求項（抜粋）：
一端に、所定の第1のモード時に所定の第1の電源電圧VDD、所定の第2のモード時に前記第1の電源電圧VDDよりも高い所定の第2の電源電圧VPPが印加され、あるいは、該一端に、前記第1のモードおよび前記第2のモードによらず前記第1の電源電圧VDDが印加される第1のPMOSトランジスタと、前記第1のPMOSトランジスタの他端に一端が接続されるとともに、他端に前記第1の電源電圧VDDよりも低い所定の第3の電源電圧VSSが印加される第1のNMOSトランジスタと、一端に、前記第1のモード時に前記第1の電源電圧VDD、前記第2のモード時に前記第2の電源電圧VPPが印加されるとともに、他端が前記第1のPMOSトランジスタのゲートに接続され、ゲートが、前記第1のPMOSトランジスタと前記第1のNMOSトランジスタとが接続されてなるノードに接続された第2のPMOSトランジスタとを備え、前記第1のPMOSトランジスタと前記第1のNMOSトランジスタとが前記第1のモード時に相補的に導通状態になり、前記第2のモード時に遮断状態になることを特徴とする半導体回路。
引用特許：
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