特許
J-GLOBAL ID：200903077222379430

トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法

発明者：
董 明宗

董 明宗 について


出願人/特許権者：
聯華電子股▲ふん▼有限公司

聯華電子股▲ふん▼有限公司 について


代理人 (1件)： 竹本 松司 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-173027
公開番号（公開出願番号）：特開2001-015734
出願日： 1999年06月18日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法の提供。【解決手段】 本発明によると、形成したトレンチの側壁の長さを、高電圧CMOS素子のドリフト領域の長さとなし、これによりその操作電圧を高くし、並びに一つのn型ウェルにより幅が狭くなることでもたらされる電気抵抗値の増加を低減させており、言い換えると、その電流と電圧駆動能力を向上し、高圧素子と低圧素子の整合の需要に応えるようにしている。
請求項（抜粋）：
トランジスタ素子の製造において、少なくとも以下のステップ、即ち、第1導電形態を具備する半導体基板を提供するステップ、一つのブロック状層を該半導体基板に形成するステップ、該ブロック状層を定義且つエッチングし且つ半導体基板内に少なくとも二つのトレンチを形成するステップ、先に該半導体基板にイオン注入し且つ該ブロック状層をマスクとし、上記第1導電形態と異なる第2導電形態を有する少なくとも二つのドリフト領域を形成するステップ、一つの誘電層を該トレンチに充填して少なくとも二つの誘電領域を該半導体基板内に形成し、且つチャネル領域で該二つの誘電領域を分離するステップ、ゲート層を形成並びにエッチングして一つのゲート領域を半導体基板上方に形成し、該ゲート領域に該チャネル領域と一部の該誘電領域上を被覆させるステップ、さらに該半導体基板にイオン注入して該ゲート領域と誘電領域をマスクとしてソース及びドレイン領域を形成するステップ、以上のステップを具備することを特徴とする、トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法。
IPC (2件)：
H01L 29/78 ,  H01L 21/76
FI (2件)：
H01L 29/78 301 S ,  H01L 21/76 N
Fターム (26件)：
5F032AA35 ,  5F032AA44 ,  5F032AA66 ,  5F032AA69 ,  5F032AB01 ,  5F032CA17 ,  5F032CA20 ,  5F032CA24 ,  5F032DA02 ,  5F032DA03 ,  5F032DA25 ,  5F032DA33 ,  5F040DA00 ,  5F040DA05 ,  5F040EC07 ,  5F040EC19 ,  5F040ED09 ,  5F040EF01 ,  5F040EF02 ,  5F040EK00 ,  5F040EM01 ,  5F040EM03 ,  5F040FA19 ,  5F040FB02 ,  5F040FC00 ,  5F040FC10
引用特許：
審査官引用 (16件)
  • 特開平4-025134
  • 横型高耐圧トレンチMOSFETおよびその製造方法
    公報種別：公開公報   出願番号：特願平6-226882   出願人：富士電機株式会社
  • 特開昭61-260676
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