強誘電体メモリ及びそのスクリーニング方法

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：竹村壽
公報種別：公開公報
出願番号（国際出願番号）：特願平9-299402
公開番号（公開出願番号）：特開平11-120797
出願日： 1997年10月15日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】データが書き換えられた後にリストアされることを防いで、全てのメモリセルに同等のスクリーニングを行うことができる強誘電体メモリ及びそのスクリーニング方法を提供する。【解決手段】強誘電体メモリは、テスト回路1のテスト端子T1〜T4及び共通の外部端子に信号を加えてこのセルスクリーニング用テスト回路2を駆動し、次に、ワード線WL0、WL1、・・・を複数本選択し、選択された複数本のワード線に接続する全メモリセル30にデータを書き込むことによりセルスクリーニングを行う。セルスクリーニング用テスト回路を用いることにより、強誘電体メモリ特有のインプリント特性をスクリーニングし、データが書き換えられた後にリストアされることを防ぐのですべてのFRAMセルに同等のスクリーニングを行うことができる。

請求項（抜粋）：

電極間誘電体に強誘電体膜を用いる情報記憶キャパシタと電荷転送用トランジスタとが直列に接続されてなるメモリセルが行列状に配置されたメモリセルアレイと、それぞれ同一行のメモリセルのトランジスタのゲートに共通に接続された複数本のワード線と、それぞれ同一行のメモリセルのキャパシタの対向電極に共通に接続され、かつ前記ワード線と実質的に平行に配置された複数本のプレート線と、それぞれ同一行のメモリセルのトランジスタの一端に共通に接続され、かつ前記ワード線及びプレート線とは実質的に直交している複数本のビット線と、セルスクリーニング用テスト回路と、それぞれソース又はドレインが前記ビット線の一端に接続され、ドレイン又はソースが共通のテスト外部端子に接続され、かつゲートが前記テスト回路の出力に共通接続されている複数のビット線選択用トランジスタとを具備してなることを特徴とする強誘電体メモリ。

IPC (11件)：

G11C 29/00 671 , G01R 31/28 , G11C 11/22 , G11C 14/00 , G11C 11/401 , H01L 27/10 451 , H01L 27/108 , H01L 21/8242 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (8件)：

G11C 29/00 671 Z , G11C 11/22 , H01L 27/10 451 , G01R 31/28 B , G11C 11/34 352 A , G11C 11/34 371 A , H01L 27/10 651 , H01L 29/78 371

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-081449 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
ダイナミックランダムアクセスメモリ
公報種別：公開公報出願番号：特願平7-319131 出願人：川崎製鉄株式会社
ワードオリエンテッドプロセッシングシステム
公報種別：公開公報出願番号：特願平6-000883 出願人：フィリップスエレクトロニクスネムローゼフェンノートシャップ

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