自己整列したプログラム可能な相変化メモリ

発明者：
出願人/特許権者：
代理人 (1件)：志賀正武 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-048112
公開番号（公開出願番号）：特開2003-303941
出願日： 2003年02月25日
公開日（公表日）： 2003年10月24日
要約：

【要約】【課題】小さなサイズの相変化メモリセル構造及び素子を提供する。【解決手段】カルコゲナイドを含む相変化材料をベースにした自己整列した不揮発性メモリ構造は、集積回路上の非常に小さな区域と一緒に形成され得る。製造プロセスを実施すると、ビットライン及びワードラインを規定する2つのアレイ関連マスクのみを必要とする自己整列したメモリセルを形成することができる。メモリセルは、ビットラインとワードラインとの交差点に画定され、自己整列プロセスにおけるビットライン及びワードラインの幅によって画定された寸法を有する。これらのメモリセルは、ビットラインとワードラインとの交差点に垂直に配置された、選択素子と、加熱及び/又は障壁プレート層と、相変化メモリ素子とを含む構造を備える。

請求項（抜粋）：

メモリ素子の製造方法であって、第1導電層と、選択素子を形成するために選択された一つ又は複数の材料層と、相変化メモリ素子を形成するために選択された一つ又は複数の材料層とを含む多層膜を、基板の表面に形成する工程と、前記多層積層体をパターン状にエッチングして第1方向に延在する複数の第1ラインを形成し、前記基板上の多層膜を介して延在する各前記第1ライン間にギャップを形成する工程と、複数の前記第1ラインにおける各ライン間の前記ギャップを絶縁材料で充填する工程と、複数の前記第1ラインを覆う第2導電層と多層コンポジットを形成するための絶縁材料とを形成する工程と、複数の前記第1ラインと交差するよう第2方向に延在する複数の第2ラインを画定するために、前記多層コンポジットをパターン状にエッチングし、前記多層コンポジットを介して前記第1導電層へ延在するギャップを各前記第2ライン間に形成する工程と、を備え、自己整列した積層は、選択素子を形成するために選択された一つ又は複数の前記材料層と相変化メモリ素子を形成するために選択された一つ又は複数の前記材料層との残部を含み、前記第1導電層によって形成された複数の前記第1ラインの各ラインと前記第2導電層によって形成された複数の前記第2ラインの各ラインとの間に延在していることを特徴とする方法。

IPC (2件)：

H01L 27/10 451 , H01L 45/00

FI (2件)：

H01L 27/10 451 , H01L 45/00 A

Fターム (6件)：

5F083FZ10 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083PR21 , 5F083ZA21

引用特許：

出願人引用 (5件)

米国特許第5789758号明細書
米国特許第6077729号明細書
米国特許第6153890号明細書

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審査官引用 (6件)

メモリ及び情報機器
公報種別：公開公報出願番号：特願平10-008170 出願人：ソニー株式会社
不揮発性メモリおよびその駆動方法
公報種別：公開公報出願番号：特願平11-305518 出願人：ソニー株式会社
メモリのセル構造及びメモリデバイス
公報種別：公開公報出願番号：特願平11-375809 出願人：セイコーエプソン株式会社

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