特許
J-GLOBAL ID:200903078187985069
半導体装置、メモリシステムおよび電子機器
発明者:
,
出願人/特許権者:
代理人 (1件):
井上 一 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-330785
公開番号(公開出願番号):特開2002-359300
出願日: 2001年10月29日
公開日(公表日): 2002年12月13日
要約:
【要約】【課題】 セル面積を小さくすることができる、半導体装置を提供する。また、その半導体装置を含むメモリシステムおよび電子機器を提供する。【解決手段】 半導体装置は、SRAMメモリセルを備える。半導体装置は、第1ゲート-ゲート電極層20と、第2ゲート-ゲート電極層22と、第1ドレイン-ドレイン配線層40と、第2ドレイン-ドレイン配線層42と、第1ドレイン-ゲート配線層30と、第2ドレイン-ゲート配線層32a,32bと、を含む。第1ドレイン-ゲート配線層30および第2ドレイン-ゲート配線層の上層部および下層部32a,32bは、それぞれ異なる層に位置している。第1活性領域14の端部から側方へ突出するように、第1突出活性領域18が設けられている。
請求項(抜粋):
第1駆動トランジスタと、第2駆動トランジスタと、第1転送トランジスタと、第2転送トランジスタと、第1負荷トランジスタと、第2負荷トランジスタとを含むメモリセルを備える半導体装置であって、前記第1負荷トランジスタのゲート電極と、前記第1駆動トランジスタのゲート電極とを含む、第1ゲート-ゲート電極層と、前記第2負荷トランジスタのゲート電極と、前記第2駆動トランジスタのゲート電極とを含む、第2ゲート-ゲート電極層と、前記第1負荷トランジスタのドレイン領域と、前記第1駆動トランジスタのドレイン領域とを電気的に接続する接続層の一部を構成する、第1ドレイン-ドレイン配線層と、前記第2負荷トランジスタのドレイン領域と、前記第2駆動トランジスタのドレイン領域とを電気的に接続する接続層の一部を構成する、第2ドレイン-ドレイン配線層と、前記第1ゲート-ゲート電極層と、前記第2ドレイン-ドレイン配線層とを電気的に接続する接続層の一部を構成する、第1ドレイン-ゲート配線層と、前記第2ゲート-ゲート電極層と、前記第1ドレイン-ドレイン配線層とを電気的に接続する接続層の一部を構成する、第2ドレイン-ゲート配線層と、前記第1負荷トランジスタが設けられた、第1活性領域と、を含み、前記第1ドレイン-ゲート配線層と、前記第2ドレイン-ゲート配線層とは、それぞれ異なる層に位置し、前記第1活性領域の端部から側方へ突出するように、第1突出活性領域が設けられている、半導体装置。
IPC (6件):
H01L 21/8244
, H01L 21/3205
, H01L 21/768
, H01L 21/822
, H01L 27/04
, H01L 27/11
FI (4件):
H01L 27/10 381
, H01L 21/88 Z
, H01L 21/90 C
, H01L 27/04 A
Fターム (54件):
5F033HH04
, 5F033HH08
, 5F033HH09
, 5F033HH11
, 5F033HH12
, 5F033HH17
, 5F033HH18
, 5F033HH25
, 5F033HH32
, 5F033HH33
, 5F033JJ17
, 5F033JJ18
, 5F033JJ19
, 5F033JJ32
, 5F033JJ33
, 5F033KK01
, 5F033KK17
, 5F033KK18
, 5F033KK32
, 5F033KK33
, 5F033MM05
, 5F033MM07
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033QQ09
, 5F033QQ48
, 5F033UU04
, 5F033VV06
, 5F033VV16
, 5F033WW02
, 5F033XX01
, 5F033XX09
, 5F038CA02
, 5F038CA06
, 5F038CD18
, 5F038CD19
, 5F038DF05
, 5F038EZ20
, 5F083BS05
, 5F083BS17
, 5F083BS27
, 5F083BS47
, 5F083BS48
, 5F083GA09
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083LA01
, 5F083MA06
, 5F083MA16
, 5F083NA01
, 5F083NA08
, 5F083PR40
引用特許:
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