特許
J-GLOBAL ID：200903078409982756

半導体集積回路装置

発明者：
高瀬 覚

高瀬 覚 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-065522
公開番号（公開出願番号）：特開2001-256793
出願日： 2000年03月09日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 不良アドレス記憶回路やアドレス一致検出回路を用いることなく、面積増大の抑制とアクセスタイム短縮を可能としたリダンダンシ方式を採用した半導体集積回路装置を提供する。【解決手段】 アドレスにより選択される範囲の容量を越える容量のメモリセル列が配置されたメモリセルアレイを有するメモリ部1と、アドレスを変換してメモリ部1のメモリセル選択を行うアドレス変換回路2とを備え、アドレス変換回路2は、不良メモリセルの分布に応じて、不良メモリセル列を含んで不良メモリセル列より多いメモリセル列を他の正常なメモリセル列で置換するようにアドレスとメモリセル列の対応関係が固定される。
請求項（抜粋）：
アドレスにより選択される範囲の容量を越える容量のメモリセルが配列された、複数のメモリセル列により構成されるメモリセルアレイを有するメモリ部と、前記アドレスを変換して前記メモリ部のメモリセル選択を行うアドレス変換回路とを備え、前記アドレス変換回路は、不良メモリセルの分布に応じて、不良メモリセル列を含んで不良メモリセル列より多いメモリセル列を他の正常なメモリセル列で置換するようにアドレスとメモリセル列の対応関係が固定されることを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 29/00 603 ,  G06F 12/16 310
FI (2件)：
G11C 29/00 603 B ,  G06F 12/16 310 R
Fターム (13件)：
5B018GA06 ,  5B018HA24 ,  5B018HA32 ,  5B018KA16 ,  5B018NA02 ,  5L106AA01 ,  5L106CC04 ,  5L106CC05 ,  5L106CC13 ,  5L106CC17 ,  5L106CC22 ,  5L106CC32 ,  5L106GG07
引用特許：
審査官引用 (9件)
全件表示

前のページに戻る

TOP

BOTTOM