特許
J-GLOBAL ID：200903078729624726

半導体チップおよびそれを用いた半導体装置の製造システム

発明者：
久富 清志

久富 清志 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-036370
公開番号（公開出願番号）：特開平10-233350
出願日： 1997年02月20日
公開日（公表日）： 1998年09月02日
要約：
【要約】【課題】本発明は、大口径ウェーハによる半導体パッケージの製造において、大口径ウェーハ上に形成された各半導体チップの位置を明確化できるようにすることを最も主要な特徴とする。【解決手段】たとえば、大口径の半導体ウェーハ上に形成された半導体チップ10のうち、ダイシング工程前に、良品と選別されたチップ10の裏面10bに、各チップ固有のマーキング印字12をマーキングする。その際、マーキング印字12として、該チップ10の半導体ウェーハ面内での位置を示すX軸座標,Y軸座標からなる位置番号12dをマーキングする。これにより、アセンブリ後の最終検査によって不合格品となった半導体パッケージにおける不良チップの、半導体ウェーハ面内での位置を容易に特定できる構成とされている。
請求項（抜粋）：
半導体ウェーハ上に形成されたチップの一方面に、少なくとも該チップの前記ウェーハ面内における位置を示すための管理情報をマーキングしてなることを特徴とする半導体チップ。
IPC (4件)：
H01L 21/02 ,  B23K 26/00 ,  H01L 21/66 ,  H01L 21/68
FI (4件)：
H01L 21/02 A ,  B23K 26/00 B ,  H01L 21/66 A ,  H01L 21/68 F
引用特許：
審査官引用 (4件)
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