特許
J-GLOBAL ID：200903079046010974

ゲート絶縁膜とその製造方法

発明者：
長谷川 英司

長谷川 英司 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-184967
公開番号（公開出願番号）：特開2001-015739
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】高い比誘電率を有し、ゲートリーク電流を十分低く抑え、また、シリコン基板界面におけるシリコン酸化膜の形成が抑制されてゲート絶縁膜全体としてのシリコン酸化膜換算膜厚が小さい金属酸化物の多結晶膜からなるゲート絶縁膜及びその製造方法を提供する。【解決手段】半導体基板上に金属酸化物からなるアモルファス層を形成する工程と、このアモルファス層を酸素を含む雰囲気中で第1の温度で酸化処理する工程の2つの連続した工程を1サイクルとしたときに、この連続する工程を少なくとも2サイクルおこなった後に、前記第1の温度以上の第2の温度で熱処理をおこなってアモルファス層を結晶化する。
請求項（抜粋）：
金属酸化物の多結晶膜を有するゲート絶縁膜において、前記多結晶膜の所定の膜厚の位置に前記多結晶膜の面に平行に伸展する結晶粒界面を有し、前記多結晶膜を構成する各多結晶の膜厚方向に延びる結晶粒界が前記結晶粒界面において不連続であることを特徴とするゲート絶縁膜。
IPC (2件)：
H01L 29/78 ,  H01L 21/316
FI (2件)：
H01L 29/78 301 G ,  H01L 21/316 X
Fターム (23件)：
5F040DA19 ,  5F040DC01 ,  5F040EC04 ,  5F040ED01 ,  5F040ED03 ,  5F040ED04 ,  5F040ED06 ,  5F040FC00 ,  5F058BA20 ,  5F058BD02 ,  5F058BD05 ,  5F058BD18 ,  5F058BE10 ,  5F058BF04 ,  5F058BF27 ,  5F058BF29 ,  5F058BF55 ,  5F058BF62 ,  5F058BF78 ,  5F058BH03 ,  5F058BH17 ,  5F058BJ01 ,  5F058BJ10
引用特許：
審査官引用 (5件)
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