特許
J-GLOBAL ID：200903080076837120

3次元実装用半導体パッケージ、その製造方法、および半導体装置

発明者：
佐々木 孝明

佐々木 孝明 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 中島 淳 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-351704
公開番号（公開出願番号）：特開2002-158312
出願日： 2000年11月17日
公開日（公表日）： 2002年05月31日
要約：
【要約】 (修正有)【課題】 従来のBGA型半導体パッケージよりも高密度実装でき、作製の容易な3次元実装用半導体パッケージの提供。【解決手段】 一面に第1の、他面に第2の配線パターン8,10が形成され、前記第1、第2の配線パターン8,10が互いに電気的に接続された配線基板4と、前記配線基板4の一方の面に載置され、前記第1の配線パターン8に電気的に接続されてなる半導体チップ2と、前記配線基板4における前記一面に形成された封止樹脂層6と、前記封止樹脂層6を厚さ方向に貫通し、一端が前記配線パターン8に電気的に結合されて他端が前記封止樹脂層6の表面から電気的に接続可能な厚さ方向配線16と、前記配線基板4の他面において前記第2の配線パターン10に電気的に接続された下面接続電極24とを備える3次元実装用半導体パッケージ、その製造方法、および半導体装置。
請求項（抜粋）：
一方の面に第1の配線パターンが、他方の面に第2の配線パターンが形成され、前記第1および第2の配線パターンが互いに電気的に接続されてなる配線基板と、前記配線基板の一方の面に載置され、前記第1の配線パターンに電気的に接続されてなる半導体チップと、前記配線基板における前記一方の面に形成され、前記半導体チップおよび前記第1の配線パターンを封止する封止樹脂層と、前記封止樹脂層を厚さ方向に貫通してなり、一端において前記第1の配線パターンに電気的に結合され、他端が、前記封止樹脂層の表面から電気的に接続可能とされた厚さ方向配線と、前記配線基板の他方の面に形成され、前記第2の配線パターンに電気的に接続されてなる下面接続電極とを備えてなることを特徴とする3次元実装用半導体パッケージ。
IPC (5件)：
H01L 23/12 501 ,  H01L 23/12 ,  H01L 21/56 ,  H01L 23/28 ,  H01L 23/52
FI (5件)：
H01L 23/12 501 W ,  H01L 23/12 501 S ,  H01L 21/56 R ,  H01L 23/28 F ,  H01L 23/52 C
Fターム (9件)：
4M109AA01 ,  4M109BA03 ,  4M109CA21 ,  4M109DB15 ,  5F061AA01 ,  5F061BA03 ,  5F061CA21 ,  5F061CB02 ,  5F061CB13
引用特許：
審査官引用 (4件)
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