フラッシュメモリセル及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：服部雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-266732
公開番号（公開出願番号）：特開2000-124431
出願日： 1999年09月21日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】フラッシュメモリセル及びその製造方法を提供する。【解決手段】半導体基板の上部にゲート絶縁膜及び素子分離膜により離隔されて半導体基板の所定領域を露出させる第1導電膜を形成し、第1導電膜により露出された半導体基板の表面及び第1導電膜表面に各々トンネル酸化膜及び第1層間絶縁膜を形成する。トンネル酸化膜を覆ってトンネル酸化膜周辺の第1導電膜の上部まで延長された第2導電膜で浮遊ゲートを形成し、浮遊ゲート表面に第2層間絶縁膜を形成する。浮遊ゲート周辺の第1導電膜と電気的に連結された第3導電膜を第2層間絶縁膜上に形成して第1導電膜と第3導電膜で構成されたゲート電極を形成する。これにより、浮遊ゲートと制御ゲート電極が重畳される面積を極大化させ得るのでフラッシュメモリセル容量性結合比を増加させ得る。

請求項（抜粋）：

半導体基板と、前記半導体基板の上部に形成されて前記半導体基板の所定領域を露出させる第1導電膜と、前記第1導電膜により露出された半導体基板の表面に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されて前記トンネル酸化膜周辺の第1導電膜の上部まで延長された第2導電膜で形成された浮遊ゲートと、前記浮遊ゲートの上部に形成されて前記浮遊ゲート周辺で前記第1導電膜と電気的に連結され、前記第1導電膜と共に制御ゲート電極を構成する第3導電膜と、前記浮遊ゲートと前記第1導電膜との間に介された第1層間絶縁膜及び前記浮遊ゲートと前記第3導電膜との間に介された第2層間絶縁膜から構成された層間絶縁膜とを含むフラッシュメモリセル。

IPC (4件)：

H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 27/10 434 , H01L 29/78 371

引用特許：

審査官引用 (5件)

特開平3-245575
特開昭63-199464
不揮発性半導体メモリの製造方法
公報種別：公開公報出願番号：特願平8-015075 出願人：シャープ株式会社

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