半導体集積回路の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-178257
公開番号（公開出願番号）：特開2001-007207
出願日： 1999年06月24日
公開日（公表日）： 2001年01月12日
要約：

【要約】【課題】リニアASICの開発期間を短縮する。【解決手段】色々なユーザーが要求してくる電子回路をカバーするものとして、ブロック内に準備された各半導体素子をコンピュータにより自動的に順次選択して電子回路を構成する際に、サイズ調整可能な半導体素子の調整可能範囲等に関する各種情報に基づきながら、コンピュータはサイズ調整可能な半導体素子を自動合成する。

請求項（抜粋）：

ブロック内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピュータにより自動割付する半導体集積回路の製造方法において、前記コンピュータ内に記憶された前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な半導体素子を自動合成することを特徴とする半導体集積回路の製造方法。

Fターム (12件)：

5F064AA02 , 5F064BB21 , 5F064CC02 , 5F064CC22 , 5F064CC23 , 5F064DD02 , 5F064DD09 , 5F064EE08 , 5F064HH06 , 5F064HH10 , 5F064HH12 , 5F064HH20

引用特許：

審査官引用 (5件)

ECL回路の基本セルおよびその形成方法
公報種別：公開公報出願番号：特願平5-062466 出願人：日本電信電話株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平6-271945 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
特開昭63-275141

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