特許
J-GLOBAL ID：200903080349589183

半導体装置及びその製造方法

発明者：
射場 義久

射場 義久 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2003-280155
公開番号（公開出願番号）：特開2005-045176
出願日： 2003年07月25日
公開日（公表日）： 2005年02月17日
要約：
【課題】 トレンチを形成する際の層間絶縁膜のサイドエッチングを防止して所望の特性を得ることができる半導体装置及びその製造方法を提供する。【解決手段】 層間絶縁膜1及びCu膜2上に、SiC膜3、層間絶縁膜としてのポーラスシリカ膜4、SiC膜5、SiO2膜6、SiN膜7及び反射防止膜8を順次形成する。次に、反射防止膜8上に、有機系の感光性ArFレジストを塗布し、これに露光及び現像を施すことにより、配線溝のパターンが形成されたレジストマスク9を形成する。その後、ポーラスシリカ膜4、SiC膜5、SiO2膜6及びSiN膜7にトレンチ10を形成し、ポーラスシリカ膜4の側面に対して、水素を含有するガスを用いたプラズマ処理を行うことにより、変質層4aを形成する。そして、SiC膜3の露出している部分に対してエッチングを行うことにより、トレンチ10をCu膜2まで到達させる。【選択図】 図2
請求項（抜粋）：
Si、C及びOを含有する層間絶縁膜と、 前記層間絶縁膜中に埋め込まれた配線と、 を有する半導体装置において、 前記層間絶縁膜中のSi又はCの濃度は、前記配線と接する部分において、他の部分よりも高くなっていることを特徴とする半導体装置。
IPC (2件)：
H01L21/768 ,  H01L21/3065
FI (3件)：
H01L21/90 K ,  H01L21/90 A ,  H01L21/302 106
Fターム (48件)：
5F004DA00 ,  5F004DA01 ,  5F004DA15 ,  5F004DA23 ,  5F004DA24 ,  5F004DA25 ,  5F004DA26 ,  5F004DB00 ,  5F004DB03 ,  5F004EA23 ,  5F004EA28 ,  5F004EB01 ,  5F004FA08 ,  5F033HH11 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ00 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ13 ,  5F033QQ15 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ91 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR20 ,  5F033RR21 ,  5F033RR23 ,  5F033RR25 ,  5F033RR29 ,  5F033TT02 ,  5F033TT07 ,  5F033XX03 ,  5F033XX24 ,  5F033XX28
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM