特許
J-GLOBAL ID：200903080464641148

半導体装置

発明者：
林 善智

林 善智 について

, 
北村 明夫

北村 明夫 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 松下 恵三
公報種別：公開公報
出願番号（国際出願番号）：特願平11-210417
公開番号（公開出願番号）：特開2001-036081
出願日： 1999年07月26日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 電力変換装置などでスイッチング素子として使用するDMOSFETにおいて、ゲート幅を短くすることなく、ゲート抵抗を小さくすること。【解決手段】 複数のゲート電極部21およびそれらの両端部をそれぞれ電気的に接続するゲート接続配線部24によりはしご状に形成されたポリシリコン配線2上に、層間絶縁膜を介して、複数のゲート電極部21が並ぶ方向に延びるアルミニウム製のゲート信号配線25を形成する。ゲート信号配線25を複数のコンタクト部29を介して前記ポリシリコン配線2に電気的に接続する。ゲート信号配線25上に、さらに層間絶縁膜を介して、アルミニウム製のソース引き出し配線26およびドレイン引き出し配線27を形成する。
請求項（抜粋）：
ポリシリコンからなる配線層に並んで形成された複数のゲート電極部と、前記配線層に形成され、かつ前記ゲート電極部の少なくとも一端を相互に電気的に接続するゲート接続配線部と、前記ゲート接続配線部に沿って、前記配線層よりも比抵抗が小さく、かつ層間絶縁膜を介して前記配線層と分離された第2の配線層に形成されたゲート信号配線と、前記層間絶縁膜を貫通して前記ゲート信号配線と前記ゲート接続配線部とを電気的に接続する複数のコンタクト部と、を具備することを特徴とする半導体装置。
FI (3件)：
H01L 29/78 301 G ,  H01L 29/78 301 X ,  H01L 29/78 301 D
Fターム (14件)：
5F040DA25 ,  5F040EB01 ,  5F040EB02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC16 ,  5F040EC17 ,  5F040EC22 ,  5F040EC26 ,  5F040EF13 ,  5F040EF18 ,  5F040EH02 ,  5F040EM01 ,  5F040EM03
引用特許：
審査官引用 (3件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平6-339633   出願人：ヤマハ株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平4-087108   出願人：富士通株式会社
  • 電力用MOS電界効果トランジスター
    公報種別：公開公報   出願番号：特願平6-094314   出願人：テキサスインスツルメンツドイチェランドゲゼルシャフトミットベシュレンクテルハフツング

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