特許
J-GLOBAL ID：200903080841423754

プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路の再構成方法、プログラマブル論理回路装置用の回路情報の圧縮方法

発明者：
西原 義雄

西原 義雄 について


出願人/特許権者：
富士ゼロックス株式会社

富士ゼロックス株式会社 について


代理人 (1件)： 佐藤 正美
公報種別：公開公報
出願番号（国際出願番号）：特願平11-199964
公開番号（公開出願番号）：特開2001-028536
出願日： 1999年07月14日
公開日（公表日）： 2001年01月30日
要約：
【要約】【課題】 回路性能の低下、消費電力の増加、製造工程の増加、製造コストの増加などをもたらす複数の回路情報を格納するコンフィギュレーションメモリを用いることなく、マルチコンテキスト技術と同等技術を実現する。【解決手段】 プログラマブル論理回路装置に、コンフィギュレーションメモリとは別の回路情報記憶手段102と、この回路情報記憶手段に記憶された回路情報を用いて、指定された回路の回路情報を生成する回路情報編集手段103とを設けておく。回路情報記憶手段には、複数個の回路の回路情報を圧縮した状態で格納するようにする。プログラマブル論理回路部104に再構成する回路の回路情報の指定情報が入力されたときに、回路情報編集手段で、回路情報記憶手段から必要な回路情報を読み出し、圧縮を解凍して、指定情報で指定された回路情報を生成し、その生成した回路情報をコンフィギュレーションメモリ106に転送して、回路を再構成する。
請求項（抜粋）：
回路素子と、この回路素子に接続されるコンフィギュレーションメモリとを備え、前記コンフィギュレーションメモリに書き込まれる回路情報に基づいて回路が構成されるプログラマブル論理回路部と、前記プログラマブル論理回路部に複数個の回路を順次に構成するための複数個の回路情報を記憶するものであって、前記コンフィギュレーションメモリとは別の回路情報記憶手段と、前記回路情報記憶手段に、前記複数個の回路情報を書き込むための回路情報書き込み手段と、指定情報により指定される前記プログラマブル論理回路部に生成しようとする一つの回路の回路情報を、前記回路情報記憶手段に記憶された複数個の回路情報のうちの、一つまたは複数個の回路情報を用いて生成する回路情報編集手段と、前記回路情報編集手段で生成された前記一つの回路の回路情報を前記コンフィギュレーションメモリに書き込むようにする制御手段と、を備えることを特徴とするプログラマブル論理回路装置。
Fターム (12件)：
5J042AA10 ,  5J042BA01 ,  5J042BA04 ,  5J042BA09 ,  5J042BA11 ,  5J042CA00 ,  5J042CA13 ,  5J042CA14 ,  5J042CA20 ,  5J042DA01 ,  5J042DA02 ,  5J042DA03
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM