特許
J-GLOBAL ID：200903080969103566
回路基板及び半導体装置
発明者：
出願人/特許権者：
代理人 (2件)：
有吉 教晴
, 有吉 修一朗
公報種別：公開公報
出願番号（国際出願番号）：特願2004-213737
公開番号（公開出願番号）：特開2006-032872
出願日： 2004年07月22日
公開日（公表日）： 2006年02月02日
要約：
【課題】 パターンの疎密を低減して回路基板の反りを軽減して半導体チップや半導体装置のクラックを抑制し、電界メッキリードのパターンへの接続が容易であると共に、樹脂材料の流れを遮ることなくボイドの発生を抑制することができる回路基板及び半導体装置を提供する。【解決手段】 配線パターン2とダミーパターン3を備える回路基板1であって、ダミーパターンは配線パターンと略同一線幅で形成され、チップ下領域に形成されたダミーパターンは、半導体チップが押圧された際に、チップ下領域の略中央部からチップ下領域外に向かって流れるフィルム状接着剤の流路を遮らない様に構成されると共に、チップ下領域内に形成されたダミーパターンは、チップ下領域外で電気的に接続されている。【選択図】 図1
請求項（抜粋）：
フィルム状接着剤を介して配置された後に押圧されることによって搭載される半導体チップと電気的に接続される配線パターンと、
該配線パターンの非形成領域に形成された前記配線パターンと略同一線幅のダミーパターンを備える回路基板であって、
前記半導体チップが搭載される領域内に形成された前記ダミーパターンは、前記半導体チップが押圧された際に、前記半導体チップが搭載される領域の略中央領域から前記半導体チップが搭載される領域外に向かって流れるフィルム状接着剤の流路を遮らない様に構成されると共に、
前記半導体チップが搭載される領域外で電気的に接続された
ことを特徴とする回路基板。
IPC (2件)：
FI (2件)：
Fターム (7件)：
5E338AA01
, 5E338AA11
, 5E338BB63
, 5E338CC01
, 5E338CC09
, 5E338CD13
, 5E338EE28
出願人引用 (1件)
-
厚膜形成方法
公報種別：公開公報
出願番号：特願平5-189797
出願人：日本電気株式会社
審査官引用 (3件)
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